インテルのみ表示可能 — GUID: zqp1490206621934
Ixiasoft
1. インテル® Agilex™ ハード・プロセッサー・システムのテクニカル・リファレンス・マニュアル改訂履歴
2. ハード・プロセッサー・システムの概要
3. Cortex-A53 MPCoreプロセッサー
4. キャッシュ・コヒーレンシー・ユニット
5. システムメモリー管理ユニット
6. システム・インターコネクト
7. ブリッジ
8. DMAコントローラー
9. オンチップRAM
10. ECC (エラー検出訂正) コントローラー
11. クロック・マネージャー
12. システム・マネージャー
13. リセット・マネージャー
14. ハード・プロセッサー・システムのI/Oピンの多重化
15. NANDフラッシュ・コントローラー
16. SD/MMCコントローラー
17. イーサネット・メディア・アクセス・コントローラー
18. USB 2.0 OTGコントローラー
19. SPIコントローラー
20. I2Cコントローラー
21. UARTコントローラー
22. 汎用I/Oインターフェイス
23. タイマー
24. ウォッチドッグ・タイマー
25. CoreSightのデバッグとトレース
A. ブートとコンフィグレーション
B. HPSを介したセキュア・デバイス・マネージャーQuad SPIフラッシュ・コントローラーへのアクセス
3.5.1. 例外レベル
3.5.2. 仮想化
3.5.3. メモリー管理ユニット
3.5.4. レベル1キャッシュ
3.5.5. レベル2メモリーシステム
3.5.6. スヌープ制御ユニット
3.5.7. 暗号化による拡張
3.5.8. NEONマルチメディア・プロセッシング・エンジン
3.5.9. 浮動小数点演算装置
3.5.10. ACEバス・インターフェイス
3.5.11. アボート処理
3.5.12. キャッシュ保護
3.5.13. 汎用割り込みコントローラー
3.5.14. 汎用タイマー
3.5.15. デバッグモジュール
3.5.16. キャッシュ・コヒーレンシー・ユニット
3.5.17. クロックソース
25.4.1. デバッグ・アクセス・ポート
25.4.2. CoreSight SoC-400タイムスタンプ・ジェネレーター
25.4.3. システム・トレース・マクロセル
25.4.4. トレースファネル
25.4.5. CoreSightのトレース・メモリー・コントローラー
25.4.6. AMBAトレース・バス・レプリケーター
25.4.7. トレース・ポート・インターフェイス・ユニット
25.4.8. NoCトレースポート
25.4.9. エンベデッド・クロス・トリガー・システム
25.4.10. エンベデッド・トレース・マクロセル
25.4.11. HPSのデバッグAPBインターフェイス
25.4.12. FPGAインターフェイス
25.4.13. デバッグクロック
25.4.14. デバッグのリセット
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1. インテル® Agilex™ ハード・プロセッサー・システムのテクニカル・リファレンス・マニュアル改訂履歴
更新対象: |
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インテル® Quartus® Prime デザインスイート 22.4 |
この翻訳版は参照用であり、翻訳版と英語版の内容に相違がある場合は、英語版が優先されるものとします。翻訳版は、資料によっては英語版の更新に対応していない場合があります。最新情報につきまし ては、必ず英語版の最新資料をご確認ください。 |
章 | 最終更新日 |
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ハード・プロセッサー・システムの概要 | 2022年8月22日 |
Cortex-A53 MPCore™ プロセッサー | 2021年11月12日 |
キャッシュ・コヒーレンシー・ユニット | 2021年7月6日 |
システムメモリー管理ユニット | 2021年7月6日 |
システム・インターコネクト | 2022年11月11日 |
HPS-FPGAブリッジ | 2022年11月11日 |
DMAコントローラー | 2020年1月25日 |
オンチップRAM | 2019年9月30日 |
ECC (エラー検出訂正) コントローラー | 2019年9月30日 |
クロック・マネージャー | 2021年7月6日 |
リセット・マネージャー | 2023年1月19日 |
システム・マネージャー | 2021年9月28日 |
ハード・プロセッサー・システムのI/Oピンの多重化 | 2022年5月13日 |
NANDフラッシュ・コントローラー | 2022年11月11日 |
SD/MMCコントローラー | 2022年11月11日 |
イーサネット・メディア・アクセス・コントローラー | 2022年11月11日 |
USB 2.0 OTGコントローラー | 2022年11月11日 |
SPIコントローラー | 2022年11月11日 |
I2Cコントローラー | 2022年11月11日 |
UARTコントローラー | 2022年11月11日 |
汎用I/Oインターフェイス | 2022年11月11日 |
タイマー | 2019年9月30日 |
ウォッチドッグ・タイマー | 2019年9月30日 |
CoreSight* のデバッグとトレース | 2019年9月30日 |
ブートとコンフィグレーション | 2022年11月11日 |
HPSを介したSDM Quad SPIフラッシュ・コントローラーへのアクセス | 2019年9月30日 |
ドキュメント・バージョン | 変更内容 |
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2022.08.22 | 次の変更を行いました。
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2021.07.06 | AXI* ブリッジ名を更新し、 インテル® Quartus® Prime開発ソフトウェアと一致するようにしました。 |
2019.09.30 | 完全なHPSのアドレスマップとレジスターの定義にアクセスするためのリンクを追加しました。 |
2019.04.02 | 初版 |
ドキュメント・バージョン | 変更内容 |
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2021.11.12 | GIC割り込みマップの表で、FPGAからHPSへの割り込み番号の番号付けを訂正しました。 |
2019.09.30 | 完全なHPSのアドレスマップとレジスターの定義にアクセスするためのリンクを追加しました。 |
2019.04.02 | 初版 |
ドキュメント・バージョン | 変更内容 |
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2021.07.06 | AXI* ブリッジ名を更新し、 インテル® Quartus® Prime開発ソフトウェアと一致するようにしました。 |
2019.09.30 | 完全なHPSのアドレスマップとレジスターの定義にアクセスするためのリンクを追加しました。 |
2019.07.01 | 次のセクションを追加しました。
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2019.04.02 | 初版 |
ドキュメント・バージョン | 変更内容 |
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2021.07.06 | AXI* ブリッジ名を更新し、 インテル® Quartus® Prime開発ソフトウェアと一致するようにしました。 |
2019.09.30 | 完全なHPSのアドレスマップとレジスターの定義にアクセスするためのリンクを追加しました。 |
2019.04.02 | 初版 |
ドキュメント・バージョン | 変更内容 |
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2022.11.11 | (推奨される) システム・メモリー・マッピング・スキーム例のセクションを更新しました。誤った情報を削除しています。 |
2022.08.22 | (推奨される) システム・メモリー・マッピング・スキーム例のセクションを新たに追加しました。 |
2021.07.06 | AXI* ブリッジ名を更新し、 インテル® Quartus® Prime開発ソフトウェアと一致するようにしました。 |
2021.02.23 | SDRAM L3インターコネクトのリセットで、セルフリフレッシュの情報を変更しました。 |
2019.09.30 | 完全なHPSのアドレスマップとレジスターの定義にアクセスするためのリンクを追加しました。 |
2019.07.01 |
|
2019.04.02 | 初版 |
ドキュメント・バージョン | 変更内容 |
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2022.11.11 | 次の表の「クロックドメイン」プロパティーに最大周波数値を追加しました。
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2022.08.22 | AxPROT[2:0] に関する考慮事項とFPGA-to-HPSトランザクション例を追加しました。 |
2021.07.06 |
|
2021.02.23 |
|
2019.09.30 | 完全なHPSのアドレスマップとレジスターの定義にアクセスするためのリンクを追加しました。 |
2019.07.01 | FPGAファブリック・バイパス・マルチプレクサーの内容を FPGA-to-HPSブリッジのセクションに追加しました。 |
2019.04.02 | 初版 |
ドキュメント・バージョン | 変更内容 |
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2020.01.25 | DMAコントローラーのブロック図のセクションでリセット情報を明確にしました。 |
2019.09.30 | 完全なHPSのアドレスマップとレジスターの定義にアクセスするためのリンクを追加しました。 |
2019.04.02 | 初版 |
ドキュメント・バージョン | 変更内容 |
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2019.09.30 | 完全なHPSのアドレスマップとレジスターの定義にアクセスするためのリンクを追加しました。 |
2019.04.02 | 初版 |
ドキュメント・バージョン | 変更内容 |
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2019.09.30 | 完全なHPSのアドレスマップとレジスターの定義にアクセスするためのリンクを追加しました。 |
2019.04.02 | 初版 |
ドキュメント・バージョン | 変更内容 |
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2021.07.06 | AXI* ブリッジ名を更新し、 インテル® Quartus® Prime開発ソフトウェアと一致するようにしました。 |
2019.09.30 | 完全なHPSのアドレスマップとレジスターの定義にアクセスするためのリンクを追加しました。 |
2019.04.02 | 初版 |
ドキュメント・バージョン | 変更内容 |
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2023.01.19 | HPS_COLD_nRESETピンの機能のセクションを追加しました。 |
2021.07.06 | AXI* ブリッジ名を更新し、 インテル® Quartus® Prime開発ソフトウェアと一致するようにしました。 |
2021.03.09 | リセット・マネージャーで、HPS_COLD_nRESETに関する情報を更新しました。 |
2021.02.23 | 次のセクションで、「セルフリフレッシュ」情報を変更しました。
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2020.07.30 | 次の信号のコールアウトを訂正しました。
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2020.06.30 | HPSのリセットドメインに説明文を追加しました。 |
2020.01.25 | HPS-to-FPGAのリセットシーケンスのセクションを新たに追加しました。 |
2019.09.30 | 完全なHPSのアドレスマップとレジスターの定義にアクセスするためのリンクを追加しました。 |
2019.07.01 | ウォームリセットのシーケンスのセクションで手順を訂正しました。 |
2019.04.02 | 初版 |
ドキュメント・バージョン | 変更内容 |
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2021.09.28 |
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2019.09.30 | 完全なHPSのアドレスマップとレジスターの定義にアクセスするためのリンクを追加しました。 |
2019.04.02 | 初版 |
ドキュメント・バージョン | 変更内容 |
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2022.05.13 | インテル® Agilex™ における専用のコンフィグレーション・レジスターで、プログラミング可能なI/Oタイミング特性のリンクを修正し、 インテル® Agilex™ における専用のコンフィグレーション・レジスターのウェブページとリンクするようにしました。 |
2021.09.10 | プラットフォーム・デザイナー・ハンドオフのデバイスツリーに関する内容を削除しました。 |
2021.08.04 | HPS I/Oブロックの機能のセクションのリンクを更新し、外部メモリー・インターフェイス・ Intel Agilex® FPGA IPユーザーガイドとリンクするようにしました。 |
2019.09.30 | 完全なHPSのアドレスマップとレジスターの定義にアクセスするためのリンクを追加しました。 |
2019.04.02 | 初版 |
ドキュメント・バージョン | 変更内容 |
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2022.11.11 | 次の内容を更新しました。
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2020.01.25 | NANDフラッシュ・コントローラーのリセット解除のセクションでリセット情報を明確にしました。 |
2019.09.30 | 完全なHPSのアドレスマップとレジスターの定義にアクセスするためのリンクを追加しました。 |
2019.04.02 | 初版 |
ドキュメント・バージョン | 変更内容 |
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2022.11.11 | SD/MMCコントローラーの信号の説明のセクションで、デフォルト値とタイオフ値を含む完全な信号インターフェイスの表を追加しました。 |
2021.07.06 | SD/MMCコントローラーの信号の説明に、「SD/MMCコントローラーの信号の説明」の表を追加しました。 |
2020.01.25 | SD/MMCコントローラーのリセット解除のセクションでリセット情報を明確にしました。 |
2019.09.30 | 完全なHPSのアドレスマップとレジスターの定義にアクセスするためのリンクを追加しました。 |
2019.04.02 | 初版 |
ドキュメント・バージョン | 変更内容 |
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2022.11.11 | 次のセクションで、デフォルト値とタイオフ値を含む完全な信号インターフェイスの表を追加しました。
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2022.08.22 | 次の内容を変更しました。
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2021.08.04 | 次の図を更新しました。
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2021.04.09 | EMAC FPGAインターフェイスの初期化のセクションで、エクスポートされたHPS EMAC GMIIインターフェイスのemac_clk_tx_i処理要件を追加しました。 |
2020.11.11 | 表: PHYインターフェイスのオプションで、ポート名emac_phy_txclk_oの値を訂正しました。 |
2020.08.18 | EMAC HPSインターフェイスの初期化で、イーサネットPHYのリセット解除後にRX PHYクロックを確認する方法を明確にしました。 |
2019.09.30 | 完全なHPSのアドレスマップとレジスターの定義にアクセスするためのリンクを追加しました。 |
2019.04.02 | 初版 |
ドキュメント・バージョン | 変更内容 |
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2022.11.11 | USB 2.0 ULPI PHY信号の説明のセクションで、デフォルト値とタイオフ値を含む完全な信号インターフェイスの表を追加しました。 |
2020.01.25 | USB 2.0 OTGコントローラーのリセット解除のセクションでリセット情報を明確にしました。 |
2019.09.30 | 完全なHPSのアドレスマップとレジスターの定義にアクセスするためのリンクを追加しました。 |
2019.04.02 | 初版 |
ドキュメント・バージョン | 変更内容 |
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2022.11.11 | HPS I/OとのインターフェイスおよびFPGAへのルーティングのセクションで、デフォルト値とタイオフ値を含む完全な信号インターフェイスの表を追加しました。 |
2021.07.06 | SPIスレーブから「ローンI/O」の情報を削除しました。 |
2019.09.30 | 完全なHPSのアドレスマップとレジスターの定義にアクセスするためのリンクを追加しました。 |
2019.04.02 | 初版 |
ドキュメント・バージョン | 変更内容 |
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2022.11.11 | I2Cコントローラーの信号の説明のセクションで、デフォルト値とタイオフ値を含む完全な信号インターフェイスの表を追加しました。 |
2019.09.30 | 完全なHPSのアドレスマップとレジスターの定義にアクセスするためのリンクを追加しました。 |
2019.04.02 | 初版 |
ドキュメント・バージョン | 変更内容 |
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2022.11.11 | UARTコントローラーの信号の説明のセクションで、デフォルト値とタイオフ値を含む完全な信号インターフェイスの表を追加しました。 |
2019.09.30 | 完全なHPSのアドレスマップとレジスターの定義にアクセスするためのリンクを追加しました。 |
2019.04.02 | 初版 |
ドキュメント・バージョン | 変更内容 |
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2022.11.11 | 汎用I/O信号の説明のセクションを追加しました。このセクションには、デフォルト値とタイオフ値を含む完全な信号インターフェイスの表が含まれます。 |
2019.09.30 | 完全なHPSのアドレスマップとレジスターの定義にアクセスするためのリンクを追加しました。 |
2019.04.02 | 初版 |
ドキュメント・バージョン | 変更内容 |
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2019.09.30 | 完全なHPSのアドレスマップとレジスターの定義にアクセスするためのリンクを追加しました。 |
2019.04.02 | 初版 |
ドキュメント・バージョン | 変更内容 |
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2019.09.30 | 完全なHPSのアドレスマップとレジスターの定義にアクセスするためのリンクを追加しました。 |
2019.04.02 | 初版 |
ドキュメント・バージョン | 変更内容 |
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2019.09.30 | 完全なHPSのアドレスマップとレジスターの定義にアクセスするためのリンクを追加しました。 |
2019.04.02 | 初版 |
ドキュメント・バージョン | 変更内容 |
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2022.11.11 | Intel Agilex® SoC FPGAブート・ユーザーガイドへのリンクを追加しました。 |
2021.03.09 | 外部コンフィグレーションおよびリセットイベントに対するデバイスの応答で、HPS_COLD_nRESETに関する情報を更新しました。 |
2020.06.30 | 外部コンフィグレーションおよびリセットイベントに対するデバイスの応答のセクションを新たに追加し、nCONFIGでの動作を明確にしました。 |
2019.07.01 | 付録の内容を簡潔にしました。詳細は、 インテル® Agilex™ コンフィグレーション・ユーザーガイドおよび インテル® Agilex™ ブート・ユーザーガイドを参照してください。 |
2019.04.02 | 初版 |
ドキュメント・バージョン | 変更内容 |
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2019.09.30 | 完全なHPSのアドレスマップとレジスターの定義にアクセスするためのリンクを追加しました。 |
2019.04.02 | 初版 |