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1. インテル® Agilex™ ハード・プロセッサー・システムのテクニカル・リファレンス・マニュアル改訂履歴
2. ハード・プロセッサー・システムの概要
3. Cortex-A53 MPCoreプロセッサー
4. キャッシュ・コヒーレンシー・ユニット
5. システムメモリー管理ユニット
6. システム・インターコネクト
7. ブリッジ
8. DMAコントローラー
9. オンチップRAM
10. ECC (エラー検出訂正) コントローラー
11. クロック・マネージャー
12. システム・マネージャー
13. リセット・マネージャー
14. ハード・プロセッサー・システムのI/Oピンの多重化
15. NANDフラッシュ・コントローラー
16. SD/MMCコントローラー
17. イーサネット・メディア・アクセス・コントローラー
18. USB 2.0 OTGコントローラー
19. SPIコントローラー
20. I2Cコントローラー
21. UARTコントローラー
22. 汎用I/Oインターフェイス
23. タイマー
24. ウォッチドッグ・タイマー
25. CoreSightのデバッグとトレース
A. ブートとコンフィグレーション
B. HPSを介したセキュア・デバイス・マネージャーQuad SPIフラッシュ・コントローラーへのアクセス
3.5.1. 例外レベル
3.5.2. 仮想化
3.5.3. メモリー管理ユニット
3.5.4. レベル1キャッシュ
3.5.5. レベル2メモリーシステム
3.5.6. スヌープ制御ユニット
3.5.7. 暗号化による拡張
3.5.8. NEONマルチメディア・プロセッシング・エンジン
3.5.9. 浮動小数点演算装置
3.5.10. ACEバス・インターフェイス
3.5.11. アボート処理
3.5.12. キャッシュ保護
3.5.13. 汎用割り込みコントローラー
3.5.14. 汎用タイマー
3.5.15. デバッグモジュール
3.5.16. キャッシュ・コヒーレンシー・ユニット
3.5.17. クロックソース
25.4.1. デバッグ・アクセス・ポート
25.4.2. CoreSight SoC-400タイムスタンプ・ジェネレーター
25.4.3. システム・トレース・マクロセル
25.4.4. トレースファネル
25.4.5. CoreSightのトレース・メモリー・コントローラー
25.4.6. AMBAトレース・バス・レプリケーター
25.4.7. トレース・ポート・インターフェイス・ユニット
25.4.8. NoCトレースポート
25.4.9. エンベデッド・クロス・トリガー・システム
25.4.10. エンベデッド・トレース・マクロセル
25.4.11. HPSのデバッグAPBインターフェイス
25.4.12. FPGAインターフェイス
25.4.13. デバッグクロック
25.4.14. デバッグのリセット
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16.4.4. クロック
クロックのアーキテクチャー
クロックのアーキテクチャーは次の内容で構成されています。
クロック名 | ソース | IPクロック名 | 範囲 | 説明 |
---|---|---|---|---|
l4_mp_clk | クロック・マネージャー | clk | 200MHz | システム、ホスト、AHBクロック |
sdmmc_clk | 生成されるラッパー | cclk_in | 50MHz | カード・インターフェイス・ユニット (CIU) クロック |
cclk_in_drv (位相シフトされたcclk_in) | cclk_inの位相シフト/遅延バージョンであり、これにより出力関連のレジスターが機能します。 | |||
cclk_in_sample (位相シフトされたcclk_in | cclk_inの位相シフト/遅延バージョンであり、カードからのデータのサンプリングに使用されます。 | |||
— | 生成されるSynopsys IP | cclk_out | 生成されるSynopsys IP | カードクロックです。内部クロック分周器からの出力です。 |
クロックの生成
位相シフトブロックは、次の動作に必要です。
- 200MHzのsdmmc_clk入力を4で分周し、50MHzのクロックを生成するため
- 50MHzクロックの0、45、90、135、180、225、270および315度の位相シフトを生成するため
システム・マネージャーは、ソフトウェア制御の選択であるdrv_sel[2:0] およびsmpl_sel[2:0] を提供し、それぞれ、cclk_in_drvおよびcclk_in_sampleの位相シフトを制御します。
図 50. SD/MMCコントローラーのクロックの接続 - HPS
関連情報