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1. インテル® Agilex™ ハード・プロセッサー・システムのテクニカル・リファレンス・マニュアル改訂履歴
2. ハード・プロセッサー・システムの概要
3. Cortex-A53 MPCoreプロセッサー
4. キャッシュ・コヒーレンシー・ユニット
5. システムメモリー管理ユニット
6. システム・インターコネクト
7. ブリッジ
8. DMAコントローラー
9. オンチップRAM
10. ECC (エラー検出訂正) コントローラー
11. クロック・マネージャー
12. システム・マネージャー
13. リセット・マネージャー
14. ハード・プロセッサー・システムのI/Oピンの多重化
15. NANDフラッシュ・コントローラー
16. SD/MMCコントローラー
17. イーサネット・メディア・アクセス・コントローラー
18. USB 2.0 OTGコントローラー
19. SPIコントローラー
20. I2Cコントローラー
21. UARTコントローラー
22. 汎用I/Oインターフェイス
23. タイマー
24. ウォッチドッグ・タイマー
25. CoreSightのデバッグとトレース
A. ブートとコンフィグレーション
B. HPSを介したセキュア・デバイス・マネージャーQuad SPIフラッシュ・コントローラーへのアクセス
3.5.1. 例外レベル
3.5.2. 仮想化
3.5.3. メモリー管理ユニット
3.5.4. レベル1キャッシュ
3.5.5. レベル2メモリーシステム
3.5.6. スヌープ制御ユニット
3.5.7. 暗号化による拡張
3.5.8. NEONマルチメディア・プロセッシング・エンジン
3.5.9. 浮動小数点演算装置
3.5.10. ACEバス・インターフェイス
3.5.11. アボート処理
3.5.12. キャッシュ保護
3.5.13. 汎用割り込みコントローラー
3.5.14. 汎用タイマー
3.5.15. デバッグモジュール
3.5.16. キャッシュ・コヒーレンシー・ユニット
3.5.17. クロックソース
25.4.1. デバッグ・アクセス・ポート
25.4.2. CoreSight SoC-400タイムスタンプ・ジェネレーター
25.4.3. システム・トレース・マクロセル
25.4.4. トレースファネル
25.4.5. CoreSightのトレース・メモリー・コントローラー
25.4.6. AMBAトレース・バス・レプリケーター
25.4.7. トレース・ポート・インターフェイス・ユニット
25.4.8. NoCトレースポート
25.4.9. エンベデッド・クロス・トリガー・システム
25.4.10. エンベデッド・トレース・マクロセル
25.4.11. HPSのデバッグAPBインターフェイス
25.4.12. FPGAインターフェイス
25.4.13. デバッグクロック
25.4.14. デバッグのリセット
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3.5.2. 仮想化
EL2は、非セキュア状態の仮想化をサポートします。仮想化されたシステムには通常、次のものが含まれます。
- EL2で実行されるハイパーバイザー。これは、仮想マシン間の切り替えを担います。仮想マシンは、非セキュアEL1と非セキュアEL0で構成されます。
- 多数のゲスト・オペレーティング・システム。それぞれが仮想マシン上の非セキュアEL1で実行されます。
- 各ゲスト・オペレーティング・システムに対するアプリケーション。これらは通常、仮想マシン上の非セキュアEL0で実行されます。
注: Cortex-A53 MPCore™ プロセッサーは、ゲストOSが他のゲストOSとともに仮想マシン上で実行されていることを認識しないシステム、およびゲストOSが他のゲストOSとともに仮想マシン上で実行されていることを認識するシステムをサポートします。
ハイパーバイザーは、各仮想マシンに仮想マシン識別子 (VMID) を割り当てます。ゲストOSを管理するため、EL2は非セキュア状態でのみ実装されます。EL2により、次の内容を制御します。
- 少数の識別レジスターの仮想値。ゲストOSまたはゲストOSのアプリケーションによるこれらのレジスターのいずれかに対する読み出しでは、仮想値が返されます。
- メモリー管理操作を含むさまざまな操作をトラップし、他のレジスターにアクセスします。トラップされた操作は、EL2に渡される例外を生成します。
- 割り込みを以下にルーティングします。
- 現在のゲストOS
- 現在実行されていないゲストOS
- ハイパーバイザー
- ステージ1では、仮想アドレス (VA) を中間物理アドレス (IPA) にマッピングします。この変換は通常、ゲストOSによってEL1で管理されます。ゲストOSは、IPAが物理アドレス (PA) であると考えています。
- ステージ2では、IPAをPAにマッピングします。この変換はEL2で管理されます。ゲストOSはこのステージを全く認識しない場合があります。変換方式の詳細に関しては、システムメモリー管理ユニットの章を参照してください。
EL2は次の例外を実装します。
- ハイパーバイザー・コール (HVC) 例外
- EL2へのトラップ
- すべての仮想割り込み
- 仮想SError
- 仮想IRQ
- 仮想FIQ
Cortex-A53 MPCore™ プロセッサーには仮想化レジスターが含まれており、これにより変換テーブル、ハイパーバイザーの動作、例外レベル、仮想割り込みをコンフィグレーションすることができます。詳細は、 ARM® Cortex-A53 MPCore™ Processor Technical Reference Manualを参照してください。