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1. インテル® Agilex™ ハード・プロセッサー・システムのテクニカル・リファレンス・マニュアル改訂履歴
2. ハード・プロセッサー・システムの概要
3. Cortex-A53 MPCoreプロセッサー
4. キャッシュ・コヒーレンシー・ユニット
5. システムメモリー管理ユニット
6. システム・インターコネクト
7. ブリッジ
8. DMAコントローラー
9. オンチップRAM
10. ECC (エラー検出訂正) コントローラー
11. クロック・マネージャー
12. システム・マネージャー
13. リセット・マネージャー
14. ハード・プロセッサー・システムのI/Oピンの多重化
15. NANDフラッシュ・コントローラー
16. SD/MMCコントローラー
17. イーサネット・メディア・アクセス・コントローラー
18. USB 2.0 OTGコントローラー
19. SPIコントローラー
20. I2Cコントローラー
21. UARTコントローラー
22. 汎用I/Oインターフェイス
23. タイマー
24. ウォッチドッグ・タイマー
25. CoreSightのデバッグとトレース
A. ブートとコンフィグレーション
B. HPSを介したセキュア・デバイス・マネージャーQuad SPIフラッシュ・コントローラーへのアクセス
3.5.1. 例外レベル
3.5.2. 仮想化
3.5.3. メモリー管理ユニット
3.5.4. レベル1キャッシュ
3.5.5. レベル2メモリーシステム
3.5.6. スヌープ制御ユニット
3.5.7. 暗号化による拡張
3.5.8. NEONマルチメディア・プロセッシング・エンジン
3.5.9. 浮動小数点演算装置
3.5.10. ACEバス・インターフェイス
3.5.11. アボート処理
3.5.12. キャッシュ保護
3.5.13. 汎用割り込みコントローラー
3.5.14. 汎用タイマー
3.5.15. デバッグモジュール
3.5.16. キャッシュ・コヒーレンシー・ユニット
3.5.17. クロックソース
25.4.1. デバッグ・アクセス・ポート
25.4.2. CoreSight SoC-400タイムスタンプ・ジェネレーター
25.4.3. システム・トレース・マクロセル
25.4.4. トレースファネル
25.4.5. CoreSightのトレース・メモリー・コントローラー
25.4.6. AMBAトレース・バス・レプリケーター
25.4.7. トレース・ポート・インターフェイス・ユニット
25.4.8. NoCトレースポート
25.4.9. エンベデッド・クロス・トリガー・システム
25.4.10. エンベデッド・トレース・マクロセル
25.4.11. HPSのデバッグAPBインターフェイス
25.4.12. FPGAインターフェイス
25.4.13. デバッグクロック
25.4.14. デバッグのリセット
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17.7.6. 通常の受信および送信動作の実行
通常の動作では、次の手順を実行します。†
- 通常の送信割り込みおよび受信割り込みの場合は、割り込みステータスを読み出します。次に、記述子をポーリングし、ホストが所有する記述子のステータスを読み出します (送信または受信)。†
- 適切な値を記述子に設定し、DMAが送信記述子と受信記述子を所有していることを確認して、データの送受信を再開します。†
- 記述子がDMAによって所有されていない場合 (または利用可能な記述子がない場合) は、DMAはSUSPEND状態になります。記述子を解放し、TXまたはRXポーリング要求レジスター (レジスター1: Transmit Poll Demand Registerおよびレジスター2: Receive Poll Demand Register) に0を書き込みポーリング要求を発行することで、送信または受信を再開することができます。†
- 現在のホスト・トランスミッターまたはレシーバーの記述子アドレスポインターの値は、デバッグプロセスに向けて読み出すことが可能です (レジスター18: Current Host Transmit Descriptor Registerおよびレジスター19: Current Host Receive Descriptor Register)。†
- 現在のホスト送信バッファー・アドレス・ポインターおよび受信バッファー・アドレス・ポインターの値は、デバッグプロセスに向けて読み出すことが可能です (レジスター20: Current Host Transmit Buffer Address Registerおよびレジスター21: Current Host Receive Buffer Address Register)。†