インテルのみ表示可能 — GUID: kjv1481129372989
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7.4. HPS-to-FPGA ブリッジ
HPS-to-FPGAブリッジは、FPGAファブリックへの幅のコンフィグレーションが可能な高性能マスター・インターフェイスを提供します。このブリッジは、HPSのほとんどのマスターに、FPGAに実装されているロジックおよびペリフェラルへのアクセスを提供します。アドレススペースのサイズは4GBです。FPGAファブリックに公開されるブリッジマスターは、32、64、128ビット・データにコンフィグレーションすることができます。
HPS-to-FPGAブリッジでは、L3インターコネクトからFPGAのインターフェイスにコンフィグレーションされているデータ幅を多重化します。このブリッジは幅調整とクロック・クロッシング・ロジックを提供するため、FPGAのロジックが任意のクロックドメインでHPSとは非同期に動作できるようになります。
ブリッジのプロパティー | 値 |
---|---|
データ幅8 |
32、64、または128ビット |
クロックドメイン |
h2f_axi_clock (最大400MHz) |
アドレス幅 |
32ビット |
ID幅 |
4ビット |
許容される読み出し |
16トランザクション |
許容される書き込み |
16トランザクション |
許容合計 |
16トランザクション |
HPS-to-FPGAブリッジは、プラットフォーム・デザイナーおよびIP Catalogで利用可能なHPSコンポーネント・パラメーター・エディターでコンフィグレーションすることができます。HPSコンポーネントのパラメーター・エディターでは、FPGAのビットストリームに応じてデータパス幅およびブリッジプロトコルを設定することができます。