インテルのみ表示可能 — GUID: ldq1481130222531
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17.4.2. FPGAへのルーティング
HPSでは、3つのイーサネット・メディア・アクセス・コントローラーを利用することができます。次の表は、各イーサネット・メディア・アクセス・コントローラーからFPGA I/Oに使用することができる信号を示しています。詳細に関しては、それぞれのモードにおける一般的なクロックとデータの関係を説明するHPS I/Oの表を参照してください。
信号名 | 幅 | 方向 | 説明 | 入力のデフォルト値 | 推奨されるタイオフ |
---|---|---|---|---|---|
emac<2:0>_phy_txclk_i | 1 | 入力 | これは、10Mbpsまたは100MbpsモードにおいてPHYより提供される送信クロック (2.5MHz/25MHz) です。このクロックはGMIIモードでは使用されません。
注: このクロックでは、2.5MHzと25MHz間のグリッチのない切り替えを行うことが可能である必要があります。
|
1'b1 | プルアップ |
emac<2:0>_phy_txclk_o | 1 | 出力 | GMIIモードの場合、この信号はデータをサンプリングするPHYへの送信クロック出力です。 MIIの場合、PHYはこのクロックを使用しません。ただし、10Mbpsまたは100Mbpsの動作モードでのPHYからの送信クロック入力 (emac_clk_tx_iでの入力) はこのクロック出力に多重化されており、GMIIおよびMIIモードにおけるFPGAファブリックの送信データと制御パスの適合ロジックによって同期クロックに使用する必要があります。 |
— | — |
emac<2:0>_phy_txd_o[7:0] | 8 | 出力 | これらは、EMACによって駆動される8つの送信データ信号のグループです。 8ビットはすべて、GMIIの送信データバイトを提供します。低速MIIの10Mbpsまたは100Mbpsの動作モードでは、ビット [3:0] のみが使用されます。データの有効性は、phy_txen_oおよびphy_txer_oで決まります。phy_txclk_oに同期しています。 |
— | — |
emac<2:0>_phy_txen_o | 1 | 出力 | この信号はEMACによって駆動され、GMIIモードで使用されます。Highに駆動されている場合、この信号は有効なデータがphy_txd_oバスで送信されていることを示します。 | — | — |
emac<2:0>_phy_txer_o | 1 | 出力 | この信号はEMACによって駆動され、Highの場合は、phy_txd_oバスの送信エラーまたはキャリア拡張を示します。また、省電力型イーサネットの動作では、低電力状態の通知にも使用されます。 | — | — |
emac<2:0>_rst_clk_tx_n_o | 1 | 出力 | FPGAへの送信クロックリセット出力であり、EMACからのphy_txclk_o出力への内部同期リセットです。必要に応じて、 FPGAに実装されているロジックで使用することが可能です。 rst_clk_tx_n_o信号のリセットパルス幅は、3送信クロックサイクルです。 |
— | — |
emac<2:0>_phy_rxclk_i | 1 | 入力 | 外部PHYからの受信クロックです。GMIIの場合、クロック周波数は125MHzです。MIIの場合、受信クロックは100Mbpsでは25MHz、10Mbpsでは2.5MHzです。 |
1'b1 | プルアップ |
emac<2:0>_phy_rxd_i[7:0] | 8 | 入力 | これは、PHYからの8ビットの受信データバスです。GMIIモードでは、8ビットすべてがサンプリングされます。データの有効性は、phy_rxdv_iおよびphy_rxer_iで決まります。低速MIIの動作では、ビット [3:0] のみがサンプリングされます。これらの信号は、clk_rx_iに同期しています。 | 8'b11111111 | プルアップ |
emac<2:0>_phy_rxdv_i | 1 | 入力 | この信号はPHYによって駆動されます。GMIIモードでは、Highに駆動されている場合、phy_rxd_iバスのデータが有効であることを示します。フレームの最初に復元されるバイトから最後に復元されるバイトまで継続してアサートされたままになります。 |
1'b0 | プルダウン |
emac<2:0>_phy_rxer_i | 1 | 入力 | この信号は、受信したフレームのエラーまたはキャリア拡張 (GMII) を示します。この信号は、clk_rx_iに同期しています。 | 1'b1 | プルアップ |
emac<2:0>_rst_clk_rx_n_o | 1 | 出力 | 受信クロックリセット出力であり、clk_rx_iに同期しています。rst_clk_rx_n_o信号のリセットパルス幅は、3送信クロックサイクルです。 | — | — |
emac<2:0>_phy_crs_i | 1 | 入力 | この信号は、送信または受信メディアのいずれかがアイドル状態ではないときにPHYによってアサートされます。PHYは、送信インターフェイスと受信インターフェイスの両方がアイドル状態の際にこの信号をデアサートします。この信号はいずれのクロックにも同期していません。 | 1'b0 | プルダウン |
emac<2:0>_phy_col_i | 1 | 入力 | この信号は、半二重で動作している場合にのみ有効であり、メディアで衝突が検出された際にPHYによってアサートされます。この信号はいずれのクロックにも同期していません。 | 1'b0 | プルダウン |
emac<2:0>_phy_mac_speed_o[1:0] | 2 | 出力 | — | — | — |
emac<2:0>_phy_txd_gmii_o[7:0] | 8 | 出力 | — | — | — |
s2f_emac<2:0>_irq | 1 | 出力 | 割り込み | — | — |
s2f_i2c_emac<2:0>_irq | 1 | 出力 | 割り込み | — | — |