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1. インテル® Agilex™ ハード・プロセッサー・システムのテクニカル・リファレンス・マニュアル改訂履歴
2. ハード・プロセッサー・システムの概要
3. Cortex-A53 MPCoreプロセッサー
4. キャッシュ・コヒーレンシー・ユニット
5. システムメモリー管理ユニット
6. システム・インターコネクト
7. ブリッジ
8. DMAコントローラー
9. オンチップRAM
10. ECC (エラー検出訂正) コントローラー
11. クロック・マネージャー
12. システム・マネージャー
13. リセット・マネージャー
14. ハード・プロセッサー・システムのI/Oピンの多重化
15. NANDフラッシュ・コントローラー
16. SD/MMCコントローラー
17. イーサネット・メディア・アクセス・コントローラー
18. USB 2.0 OTGコントローラー
19. SPIコントローラー
20. I2Cコントローラー
21. UARTコントローラー
22. 汎用I/Oインターフェイス
23. タイマー
24. ウォッチドッグ・タイマー
25. CoreSightのデバッグとトレース
A. ブートとコンフィグレーション
B. HPSを介したセキュア・デバイス・マネージャーQuad SPIフラッシュ・コントローラーへのアクセス
3.5.1. 例外レベル
3.5.2. 仮想化
3.5.3. メモリー管理ユニット
3.5.4. レベル1キャッシュ
3.5.5. レベル2メモリーシステム
3.5.6. スヌープ制御ユニット
3.5.7. 暗号化による拡張
3.5.8. NEONマルチメディア・プロセッシング・エンジン
3.5.9. 浮動小数点演算装置
3.5.10. ACEバス・インターフェイス
3.5.11. アボート処理
3.5.12. キャッシュ保護
3.5.13. 汎用割り込みコントローラー
3.5.14. 汎用タイマー
3.5.15. デバッグモジュール
3.5.16. キャッシュ・コヒーレンシー・ユニット
3.5.17. クロックソース
25.4.1. デバッグ・アクセス・ポート
25.4.2. CoreSight SoC-400タイムスタンプ・ジェネレーター
25.4.3. システム・トレース・マクロセル
25.4.4. トレースファネル
25.4.5. CoreSightのトレース・メモリー・コントローラー
25.4.6. AMBAトレース・バス・レプリケーター
25.4.7. トレース・ポート・インターフェイス・ユニット
25.4.8. NoCトレースポート
25.4.9. エンベデッド・クロス・トリガー・システム
25.4.10. エンベデッド・トレース・マクロセル
25.4.11. HPSのデバッグAPBインターフェイス
25.4.12. FPGAインターフェイス
25.4.13. デバッグクロック
25.4.14. デバッグのリセット
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17.6.2.5.2. TX DMAの動作: OSFモード
レジスター6 (Operation Mode Register) のビット2 (OSF) が設定されている場合は、Run状態の際に、送信プロセスでは、最初のStatus記述子を閉じることなく2つのフレームを同時に取得することができます。送信プロセスで最初のフレームの転送が完了すると、すぐに2番目のフレームの送信記述子リストがポーリングされます。2番目のフレームが有効な場合、送信プロセスでは、最初のフレームのステータス情報を書き込む前にこのフレームを転送します。†
OSFモードでは、Run状態の送信DMAは次のシーケンスで動作します。†
- DMAは、「TX DMAの動作: デフォルト (OSFなし) モード」のセクションのステップ1から6で説明されているように動作します。
- 前のフレームの最後の記述子を閉じることなく、DMAは次の記述子をフェッチします。†
- 取得した記述子をDMAが所有している場合、DMAはこの記述子内の送信バッファーアドレスをデコードします。DMAが記述子を所有していない場合、DMAはSuspendモードになり、7 に進みます。†
- DMAはホストメモリーから送信フレームをフェッチし、EOF (End‑of‑Frame) のデータが転送されるまでフレームをMTLに転送します。このフレームが複数の記述子に分割されている場合は、中間の記述子は閉じられます。†
- DMAは、前のフレームのフレーム送信ステータスとタイムスタンプを待機します。ステータスが利用可能になると、DMAは、タイムスタンプがキャプチャーされている場合 (ステータスビットで示されています) は、TDES2およびTDES3にタイムスタンプを書き込みます。DMAはその後、Ownビットがクリアされた状態でステータスを対応するTDES0に書き込むことにより、記述子を閉じます。前のフレームでタイムスタンプが有効になっていない場合は、DMAはTDES2およびTDES3の内容を変更しません。†
- 有効になっている場合は、送信割り込みが設定され、DMAは次の記述子をフェッチした後、3 に進みます (ステータスが正常の場合)。前の送信のステータスがアンダーフロー・エラーを示している場合、DMAはSuspendモードになります (7)。†
- Suspendモードでは、保留中のステータスとタイムスタンプをMTLから受信すると、DMAはタイムスタンプ (現在のフレームで有効な場合) をTDES2とTDES3に書き込み、対応するTDES0にステータスを書き込みます。その後、関連する割り込みを設定し、Suspendモードに戻ります。†
- DMAは、Transmit Poll要求 (レジスター1のTransmit Poll Demand Register) を受信した後にのみ、Suspendモードを終了してRun状態に入ることができます。この場合、保留状態に応じて1 または2 に進みます。†
注: DMAは現在の記述子を閉じる前に事前に次の記述子をフェッチするため、正しく適切な動作を実現するには、記述子チェーンに3つ以上の異なる記述子が必要です。†
図 69. OSFモードでのTX DMA動作