インテルのみ表示可能 — GUID: wwq1481130696240
Ixiasoft
1. インテル® Agilex™ ハード・プロセッサー・システムのテクニカル・リファレンス・マニュアル改訂履歴
2. ハード・プロセッサー・システムの概要
3. Cortex-A53 MPCoreプロセッサー
4. キャッシュ・コヒーレンシー・ユニット
5. システムメモリー管理ユニット
6. システム・インターコネクト
7. ブリッジ
8. DMAコントローラー
9. オンチップRAM
10. ECC (エラー検出訂正) コントローラー
11. クロック・マネージャー
12. システム・マネージャー
13. リセット・マネージャー
14. ハード・プロセッサー・システムのI/Oピンの多重化
15. NANDフラッシュ・コントローラー
16. SD/MMCコントローラー
17. イーサネット・メディア・アクセス・コントローラー
18. USB 2.0 OTGコントローラー
19. SPIコントローラー
20. I2Cコントローラー
21. UARTコントローラー
22. 汎用I/Oインターフェイス
23. タイマー
24. ウォッチドッグ・タイマー
25. CoreSightのデバッグとトレース
A. ブートとコンフィグレーション
B. HPSを介したセキュア・デバイス・マネージャーQuad SPIフラッシュ・コントローラーへのアクセス
3.5.1. 例外レベル
3.5.2. 仮想化
3.5.3. メモリー管理ユニット
3.5.4. レベル1キャッシュ
3.5.5. レベル2メモリーシステム
3.5.6. スヌープ制御ユニット
3.5.7. 暗号化による拡張
3.5.8. NEONマルチメディア・プロセッシング・エンジン
3.5.9. 浮動小数点演算装置
3.5.10. ACEバス・インターフェイス
3.5.11. アボート処理
3.5.12. キャッシュ保護
3.5.13. 汎用割り込みコントローラー
3.5.14. 汎用タイマー
3.5.15. デバッグモジュール
3.5.16. キャッシュ・コヒーレンシー・ユニット
3.5.17. クロックソース
25.4.1. デバッグ・アクセス・ポート
25.4.2. CoreSight SoC-400タイムスタンプ・ジェネレーター
25.4.3. システム・トレース・マクロセル
25.4.4. トレースファネル
25.4.5. CoreSightのトレース・メモリー・コントローラー
25.4.6. AMBAトレース・バス・レプリケーター
25.4.7. トレース・ポート・インターフェイス・ユニット
25.4.8. NoCトレースポート
25.4.9. エンベデッド・クロス・トリガー・システム
25.4.10. エンベデッド・トレース・マクロセル
25.4.11. HPSのデバッグAPBインターフェイス
25.4.12. FPGAインターフェイス
25.4.13. デバッグクロック
25.4.14. デバッグのリセット
インテルのみ表示可能 — GUID: wwq1481130696240
Ixiasoft
22.4.1. デバウンスの動作
HPSで提供されるGPIOモジュールには、オプションのデバウンス機能が含まれています。外部信号をデバウンスし、外部デバウンスクロックgpio_db_clkの1周期に満たない意図しないグリッチを除去することができます。†
gpio_db_clkデバウンスクロックを使用して入力信号をデバウンスしている場合、信号は、少なくとも2サイクルのデバウンスクロックの間アクティブにし、それらがレジスターされることを保証する必要があります。1デバウンスクロック周期に満たない入力パルス幅はすべて除去されます。入力信号のパルス幅が1から2のデバウンスクロック幅である場合、デバウンスクロックとの位相関係に応じて除去される場合とされない場合があります。入力パルスがデバウンスクロックの2つの立ち上がりエッジに広がる場合、信号はレジスターされます。1つの立ち上がりエッジのみの場合はレジスターされません。†
次の図は、その2つのケースにおけるデバウンス回路のタイミング図を表しています。最初はバウンスされた入力信号、次は伝搬された入力信号になります。
図 125. 非同期リセット・フリップフロップでのデバウンスのタイミング
注: デバウンス回路を有効にすると、割り込みレイテンシーがデバウンスクロックで2クロックサイクル増加します。