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1. インテル® Agilex™ ハード・プロセッサー・システムのテクニカル・リファレンス・マニュアル改訂履歴
2. ハード・プロセッサー・システムの概要
3. Cortex-A53 MPCoreプロセッサー
4. キャッシュ・コヒーレンシー・ユニット
5. システムメモリー管理ユニット
6. システム・インターコネクト
7. ブリッジ
8. DMAコントローラー
9. オンチップRAM
10. ECC (エラー検出訂正) コントローラー
11. クロック・マネージャー
12. システム・マネージャー
13. リセット・マネージャー
14. ハード・プロセッサー・システムのI/Oピンの多重化
15. NANDフラッシュ・コントローラー
16. SD/MMCコントローラー
17. イーサネット・メディア・アクセス・コントローラー
18. USB 2.0 OTGコントローラー
19. SPIコントローラー
20. I2Cコントローラー
21. UARTコントローラー
22. 汎用I/Oインターフェイス
23. タイマー
24. ウォッチドッグ・タイマー
25. CoreSightのデバッグとトレース
A. ブートとコンフィグレーション
B. HPSを介したセキュア・デバイス・マネージャーQuad SPIフラッシュ・コントローラーへのアクセス
3.5.1. 例外レベル
3.5.2. 仮想化
3.5.3. メモリー管理ユニット
3.5.4. レベル1キャッシュ
3.5.5. レベル2メモリーシステム
3.5.6. スヌープ制御ユニット
3.5.7. 暗号化による拡張
3.5.8. NEONマルチメディア・プロセッシング・エンジン
3.5.9. 浮動小数点演算装置
3.5.10. ACEバス・インターフェイス
3.5.11. アボート処理
3.5.12. キャッシュ保護
3.5.13. 汎用割り込みコントローラー
3.5.14. 汎用タイマー
3.5.15. デバッグモジュール
3.5.16. キャッシュ・コヒーレンシー・ユニット
3.5.17. クロックソース
25.4.1. デバッグ・アクセス・ポート
25.4.2. CoreSight SoC-400タイムスタンプ・ジェネレーター
25.4.3. システム・トレース・マクロセル
25.4.4. トレースファネル
25.4.5. CoreSightのトレース・メモリー・コントローラー
25.4.6. AMBAトレース・バス・レプリケーター
25.4.7. トレース・ポート・インターフェイス・ユニット
25.4.8. NoCトレースポート
25.4.9. エンベデッド・クロス・トリガー・システム
25.4.10. エンベデッド・トレース・マクロセル
25.4.11. HPSのデバッグAPBインターフェイス
25.4.12. FPGAインターフェイス
25.4.13. デバッグクロック
25.4.14. デバッグのリセット
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3.5.17. クロックソース
Cortex® -A53 MPCore™ には、4つのクロック入力があります。
システムクロック名 |
用途 |
---|---|
mpu_clk |
ARM® Cortex® -A53 MPCoreプロセッサーのメインクロックです。この同期クロックは、L1キャッシュ、L2キャッシュ・コントローラー、およびスヌープ制御ユニットクロックを含むそれぞれのCPUを駆動します。 |
mpu_ccu_clk |
L2 RAMに向けた同期クロックです。L2 RAMには、mpu_clk周波数の½でクロックが提供されます。128ビットの Cortex® -A53 MPCore™ ACEバスおよびシステムのキャッシュ・コヒーレンシー・ユニット (CCU) もまた、mpu_ccu_clkドメインで動作します。 |
mpu_periph_clk |
ARM® Cortex® -A53 MPCore MPUシステム・コンプレックス内部のペリフェラルに向けた同期クロックです。ペリフェラルには、汎用割り込みコントローラーおよび内部タイマーが含まれます。これらのペリフェラルには、mpu_clk周波数の¼でクロックが提供されます。 |
cs_pdbg_clk |
デバッグおよびパフォーマンス監視カウンターに向けた非同期クロックです。 |
関連情報