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1. インテル® Agilex™ ハード・プロセッサー・システムのテクニカル・リファレンス・マニュアル改訂履歴
2. ハード・プロセッサー・システムの概要
3. Cortex-A53 MPCoreプロセッサー
4. キャッシュ・コヒーレンシー・ユニット
5. システムメモリー管理ユニット
6. システム・インターコネクト
7. ブリッジ
8. DMAコントローラー
9. オンチップRAM
10. ECC (エラー検出訂正) コントローラー
11. クロック・マネージャー
12. システム・マネージャー
13. リセット・マネージャー
14. ハード・プロセッサー・システムのI/Oピンの多重化
15. NANDフラッシュ・コントローラー
16. SD/MMCコントローラー
17. イーサネット・メディア・アクセス・コントローラー
18. USB 2.0 OTGコントローラー
19. SPIコントローラー
20. I2Cコントローラー
21. UARTコントローラー
22. 汎用I/Oインターフェイス
23. タイマー
24. ウォッチドッグ・タイマー
25. CoreSightのデバッグとトレース
A. ブートとコンフィグレーション
B. HPSを介したセキュア・デバイス・マネージャーQuad SPIフラッシュ・コントローラーへのアクセス
3.5.1. 例外レベル
3.5.2. 仮想化
3.5.3. メモリー管理ユニット
3.5.4. レベル1キャッシュ
3.5.5. レベル2メモリーシステム
3.5.6. スヌープ制御ユニット
3.5.7. 暗号化による拡張
3.5.8. NEONマルチメディア・プロセッシング・エンジン
3.5.9. 浮動小数点演算装置
3.5.10. ACEバス・インターフェイス
3.5.11. アボート処理
3.5.12. キャッシュ保護
3.5.13. 汎用割り込みコントローラー
3.5.14. 汎用タイマー
3.5.15. デバッグモジュール
3.5.16. キャッシュ・コヒーレンシー・ユニット
3.5.17. クロックソース
25.4.1. デバッグ・アクセス・ポート
25.4.2. CoreSight SoC-400タイムスタンプ・ジェネレーター
25.4.3. システム・トレース・マクロセル
25.4.4. トレースファネル
25.4.5. CoreSightのトレース・メモリー・コントローラー
25.4.6. AMBAトレース・バス・レプリケーター
25.4.7. トレース・ポート・インターフェイス・ユニット
25.4.8. NoCトレースポート
25.4.9. エンベデッド・クロス・トリガー・システム
25.4.10. エンベデッド・トレース・マクロセル
25.4.11. HPSのデバッグAPBインターフェイス
25.4.12. FPGAインターフェイス
25.4.13. デバッグクロック
25.4.14. デバッグのリセット
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3.5.2.1. 仮想割り込み
仮想割り込みはそれぞれ、物理割り込みに対応しています。
仮想割り込みが有効になっている場合、対応する物理例外は、EL3でその物理例外をEL3に適用するようにコンフィグレーションしていない限り、EL2にもたらされます。
物理割り込み | 対応する仮想割り込み |
---|---|
SError | 仮想SError |
IRQ | 仮想IRQ |
FIQ | 仮想FIQ |
EL2で実行されているソフトウェアでは、仮想割り込みを使用し、物理割り込みを非セキュアEL1および非セキュアEL0に通知することができます。
仮想割り込みモデルの例を次に示します。
- EL2で実行されているソフトウェアは、物理割り込みをEL2にルーティングします。
- そのタイプの物理割り込みが発生すると、EL2で実行されている例外ハンドラーは、その割り込みをEL2で処理することができるか、EL1のゲストOSにルーティングする必要があるかを判断します。割り込みをゲストOSにルーティングする必要があり、ゲストOSが実行されている場合、ハイパーバイザーは適切な仮想割り込みをアサートし、物理割り込みをゲストOSに通知します。ゲストOSが実行されていない場合は、物理割り込みはそのゲストOSに対して保留中としてマークされます。次にハイパーバイザーがそのゲストOSを実行している仮想マシンに切り替えると、ハイパーバイザーは適切な仮想割り込みタイプを使用して、物理割り込みをゲストOSに通知します。