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1. インテル® Agilex™ ハード・プロセッサー・システムのテクニカル・リファレンス・マニュアル改訂履歴
2. ハード・プロセッサー・システムの概要
3. Cortex-A53 MPCoreプロセッサー
4. キャッシュ・コヒーレンシー・ユニット
5. システムメモリー管理ユニット
6. システム・インターコネクト
7. ブリッジ
8. DMAコントローラー
9. オンチップRAM
10. ECC (エラー検出訂正) コントローラー
11. クロック・マネージャー
12. システム・マネージャー
13. リセット・マネージャー
14. ハード・プロセッサー・システムのI/Oピンの多重化
15. NANDフラッシュ・コントローラー
16. SD/MMCコントローラー
17. イーサネット・メディア・アクセス・コントローラー
18. USB 2.0 OTGコントローラー
19. SPIコントローラー
20. I2Cコントローラー
21. UARTコントローラー
22. 汎用I/Oインターフェイス
23. タイマー
24. ウォッチドッグ・タイマー
25. CoreSightのデバッグとトレース
A. ブートとコンフィグレーション
B. HPSを介したセキュア・デバイス・マネージャーQuad SPIフラッシュ・コントローラーへのアクセス
3.5.1. 例外レベル
3.5.2. 仮想化
3.5.3. メモリー管理ユニット
3.5.4. レベル1キャッシュ
3.5.5. レベル2メモリーシステム
3.5.6. スヌープ制御ユニット
3.5.7. 暗号化による拡張
3.5.8. NEONマルチメディア・プロセッシング・エンジン
3.5.9. 浮動小数点演算装置
3.5.10. ACEバス・インターフェイス
3.5.11. アボート処理
3.5.12. キャッシュ保護
3.5.13. 汎用割り込みコントローラー
3.5.14. 汎用タイマー
3.5.15. デバッグモジュール
3.5.16. キャッシュ・コヒーレンシー・ユニット
3.5.17. クロックソース
25.4.1. デバッグ・アクセス・ポート
25.4.2. CoreSight SoC-400タイムスタンプ・ジェネレーター
25.4.3. システム・トレース・マクロセル
25.4.4. トレースファネル
25.4.5. CoreSightのトレース・メモリー・コントローラー
25.4.6. AMBAトレース・バス・レプリケーター
25.4.7. トレース・ポート・インターフェイス・ユニット
25.4.8. NoCトレースポート
25.4.9. エンベデッド・クロス・トリガー・システム
25.4.10. エンベデッド・トレース・マクロセル
25.4.11. HPSのデバッグAPBインターフェイス
25.4.12. FPGAインターフェイス
25.4.13. デバッグクロック
25.4.14. デバッグのリセット
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3.5.14. 汎用タイマー
ARM® Cortex® -A53 MPCore™ は、各CPU内に汎用タイマーを備えます。
各CPUの汎用タイマーには一連のタイマーレジスターが含まれており、さまざまなイベントをキャプチャーします。
- 非セキュア物理イベント
- セキュア物理イベント
- 物理イベント
- 仮想イベント
各CPUで提供される4つのタイマーは次のとおりです。
- EL1非セキュア物理タイマーレジスター
- EL1セキュア物理タイマーレジスター
- EL2仮想物理タイマーレジスター
- ハイパーバイザー・タイマー・レジスター
汎用タイマーは、カウントアップ・タイマーまたはカウントダウン・タイマーとしてコンフィグレーションすることができ、リアルタイムおよび仮想メモリー動作中に動作させることができます。また、それぞれの汎用タイマーの開始値をプログラミングすることも可能です。
これらのタイマーにはそれぞれ、64ビットのコンパレーターがあり、カウンターが指定された値に達した際にプライベート割り込みを生成します。これらの割り込みは、個別のPPI IDでプライベート・ペリフェラル割り込みとして送信さます。
タイマー | PPI ID |
---|---|
EL1非セキュア物理タイマー | 30 |
EL1セキュア物理タイマー | 29 |
EL2仮想物理タイマー | 27 |
ハイパーバイザー・タイマー | 26 |
汎用タイマーの詳細に関しては、 ARM® Cortex® -A53 MPCore Processor Technical Reference Manualおよび ARM® Architecture Reference Manual ARMv8, for ARMv8-A Architectureを参照してください。