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1. インテル® Agilex™ ハード・プロセッサー・システムのテクニカル・リファレンス・マニュアル改訂履歴
2. ハード・プロセッサー・システムの概要
3. Cortex-A53 MPCoreプロセッサー
4. キャッシュ・コヒーレンシー・ユニット
5. システムメモリー管理ユニット
6. システム・インターコネクト
7. ブリッジ
8. DMAコントローラー
9. オンチップRAM
10. ECC (エラー検出訂正) コントローラー
11. クロック・マネージャー
12. システム・マネージャー
13. リセット・マネージャー
14. ハード・プロセッサー・システムのI/Oピンの多重化
15. NANDフラッシュ・コントローラー
16. SD/MMCコントローラー
17. イーサネット・メディア・アクセス・コントローラー
18. USB 2.0 OTGコントローラー
19. SPIコントローラー
20. I2Cコントローラー
21. UARTコントローラー
22. 汎用I/Oインターフェイス
23. タイマー
24. ウォッチドッグ・タイマー
25. CoreSightのデバッグとトレース
A. ブートとコンフィグレーション
B. HPSを介したセキュア・デバイス・マネージャーQuad SPIフラッシュ・コントローラーへのアクセス
3.5.1. 例外レベル
3.5.2. 仮想化
3.5.3. メモリー管理ユニット
3.5.4. レベル1キャッシュ
3.5.5. レベル2メモリーシステム
3.5.6. スヌープ制御ユニット
3.5.7. 暗号化による拡張
3.5.8. NEONマルチメディア・プロセッシング・エンジン
3.5.9. 浮動小数点演算装置
3.5.10. ACEバス・インターフェイス
3.5.11. アボート処理
3.5.12. キャッシュ保護
3.5.13. 汎用割り込みコントローラー
3.5.14. 汎用タイマー
3.5.15. デバッグモジュール
3.5.16. キャッシュ・コヒーレンシー・ユニット
3.5.17. クロックソース
25.4.1. デバッグ・アクセス・ポート
25.4.2. CoreSight SoC-400タイムスタンプ・ジェネレーター
25.4.3. システム・トレース・マクロセル
25.4.4. トレースファネル
25.4.5. CoreSightのトレース・メモリー・コントローラー
25.4.6. AMBAトレース・バス・レプリケーター
25.4.7. トレース・ポート・インターフェイス・ユニット
25.4.8. NoCトレースポート
25.4.9. エンベデッド・クロス・トリガー・システム
25.4.10. エンベデッド・トレース・マクロセル
25.4.11. HPSのデバッグAPBインターフェイス
25.4.12. FPGAインターフェイス
25.4.13. デバッグクロック
25.4.14. デバッグのリセット
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4.3. キャッシュ・コヒーレンシー・ユニットにおけるトランザクション
CCUのコヒーレンシー・インターコネクトは、コヒーレント・トランザクションと非コヒーレント・トランザクションをどちらも受け入れます。これらのトランザクションは、 CMIにルーティングされます。
CCUは、FPGA-to-HPSインターフェイス、TCU、およびL3インターコネクト内のペリフェラル・マスターからのトランザクションを次のように処理します。
- コヒーレント読み出し: CMIは、CCC内のコヒーレンシー・ディレクトリーに読み出しを送信してルックアップを実行し、必要な場合は Cortex® -A53 MPCore™ プロセッサーにスヌープを発行します。
- アクセスがキャッシュヒットの場合、データはキャッシュからルーティングされます。
- アクセスがキャッシュミスの場合、データはキャッシュ操作の完了後に適切なスレーブ・エージェントからルーティングされます。
- コヒーレント書き込み: CMIは、CCC内のコヒーレンシー・ディレクトリーに書き込みを送信してルックアップを実行し、スヌープを発行します。
- アクセスがキャッシュヒットの場合、キャッシュは新しいデータで更新され、コヒーレンシー・ディレクトリーで引き続きキャッシュラインが追跡されます。
- アクセスがキャッシュミスの場合、新しいデータが適切なスレーブ・エージェントに書き込まれます。
注: FPGAおよびI/OマスターのTBUをコンフィグレーションし、コヒーレント・マスターのトランザクションがHPS-to-SDMのメールボックス・アドレス範囲にアクセスしないようにする必要があります。詳細は、システムメモリー管理ユニットの章を参照してください。
- 非コヒーレント・トランザクションは、トランザクションを発行しているマスター・エージェントに応じて異なる方法で処理されます。
- FPGAまたはTCUが非コヒーレント・アクセスをCCUに送信している場合、 CMIはそのアクセスをスレーブ・エージェントに直接ルーティングします。
- HPSペリフェラル・マスターがキャッシュ不可のメモリーアクセスをオンチップRAMまたはSDRAMに発行している場合、L3インターコネクトはCCUの CMIにアクセスをルーティングします。その後、CCUはそのアクセスを対応するメモリーに直接ルーティングします。
- HPSペリフェラル・マスターがキャッシュ不可のメモリーアクセスをペリフェラル・スレーブ・エージェントに発行している場合、L3インターコネクトはそのアクセスを直接スレーブにルーティングします。CCUはバイパスされます。
次に、CCUのトランザクションにおいて考慮すべき重要なポイントを示します。
- アドレス範囲は、無効、読み取り専用、または書き込み専用にプログラミングすることが可能です。アドレスのデコーディング時に、CCUは、トランザクションのARPROTまたはAWPROTをアドレス範囲にプログラミングされているアクセス権限と比較します。アクセスチェックに合格しなかった場合は、トランザクションのデコードエラー応答が返されます。
- 各アドレス範囲は、ルート・ルックアップ・プロセスで使用されるハッシュ関数に関連付けることも可能です。
- マスター・エージェントには、事前に定義されている優先順位はありません。マスターのL3インターコネクトのQoSレベルにより、L3マスターとスレーブ、およびSDRAMメモリー・インターフェイスに関連するコヒーレンシー・インターコネクトQoS優先順位が決定します。Cortex-A53 MPCore™ とFPGA-to-HPSインターフェイスの優先順位はそれぞれ、システム・マネージャーとFPGAでコンフィグレーションされます。コヒーレンシー・インターコネクトのQoSの重みは、QoS Profile Data Register (p_0) レジスターを介してコンフィグレーションすることができます。
- 固定トランザクションは、複数のシングル・ビート・インクリメント (INCR) に分割されます。
- CCUは、16バイト、32バイト、または64バイトのWRAPトランザクションのみを受け入れます。その他のキャッシュ・ライン・サイズではすべて、致命的なエラー割り込みが生成されます。
- マスターポートおよびスレーブポートは、未処理の要求をキューにします。次の表に、各エージェントがサポートする未処理の要求の最大数を示します。
表 42. サポートされる未処理の要求の最大数 エージェント 未処理の読み出し 未処理の書き込み Cortex® -A53 MPCore™ プロセッサー 33 21 FPGA-to-HPSインターフェイス 8 8 TCU 16 1 ペリフェラル・マスター 32 32 外部SDRAMメモリー 8 8 オンチップRAM 16 1 GIC 1 1 ペリフェラル・スレーブ 33 21 SDRAMレジスターグループ 32 32
- ARチャネルまたはAWチャネルでの不明なアドレスまたはアクセス権限違反は、デコードエラーの原因になります。このエラーにより、これらのコマンドチャネルは、デコードエラー (DECERR) 応答がそれぞれRチャネルまたはBチャネルで発行されるまでストールします。