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1. インテル® Agilex™ ハード・プロセッサー・システムのテクニカル・リファレンス・マニュアル改訂履歴
2. ハード・プロセッサー・システムの概要
3. Cortex-A53 MPCoreプロセッサー
4. キャッシュ・コヒーレンシー・ユニット
5. システムメモリー管理ユニット
6. システム・インターコネクト
7. ブリッジ
8. DMAコントローラー
9. オンチップRAM
10. ECC (エラー検出訂正) コントローラー
11. クロック・マネージャー
12. システム・マネージャー
13. リセット・マネージャー
14. ハード・プロセッサー・システムのI/Oピンの多重化
15. NANDフラッシュ・コントローラー
16. SD/MMCコントローラー
17. イーサネット・メディア・アクセス・コントローラー
18. USB 2.0 OTGコントローラー
19. SPIコントローラー
20. I2Cコントローラー
21. UARTコントローラー
22. 汎用I/Oインターフェイス
23. タイマー
24. ウォッチドッグ・タイマー
25. CoreSightのデバッグとトレース
A. ブートとコンフィグレーション
B. HPSを介したセキュア・デバイス・マネージャーQuad SPIフラッシュ・コントローラーへのアクセス
3.5.1. 例外レベル
3.5.2. 仮想化
3.5.3. メモリー管理ユニット
3.5.4. レベル1キャッシュ
3.5.5. レベル2メモリーシステム
3.5.6. スヌープ制御ユニット
3.5.7. 暗号化による拡張
3.5.8. NEONマルチメディア・プロセッシング・エンジン
3.5.9. 浮動小数点演算装置
3.5.10. ACEバス・インターフェイス
3.5.11. アボート処理
3.5.12. キャッシュ保護
3.5.13. 汎用割り込みコントローラー
3.5.14. 汎用タイマー
3.5.15. デバッグモジュール
3.5.16. キャッシュ・コヒーレンシー・ユニット
3.5.17. クロックソース
25.4.1. デバッグ・アクセス・ポート
25.4.2. CoreSight SoC-400タイムスタンプ・ジェネレーター
25.4.3. システム・トレース・マクロセル
25.4.4. トレースファネル
25.4.5. CoreSightのトレース・メモリー・コントローラー
25.4.6. AMBAトレース・バス・レプリケーター
25.4.7. トレース・ポート・インターフェイス・ユニット
25.4.8. NoCトレースポート
25.4.9. エンベデッド・クロス・トリガー・システム
25.4.10. エンベデッド・トレース・マクロセル
25.4.11. HPSのデバッグAPBインターフェイス
25.4.12. FPGAインターフェイス
25.4.13. デバッグクロック
25.4.14. デバッグのリセット
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16.5.12.3.2. リムーバブルMMC4.3、MMC4.4、およびMMC4.41カードのブート
リムーバブルMMC4.3、MMC4.4、およびMMC4.41カードの場合、ソフトウェア・ドライバーは次の手順を実行する必要があります。†
- 列挙されるカードスタックで説明されているようにカードを検出します。†
- カードのEXT_CSDレジスターを読み取り、次のフィールドを確認します。†
- BOOT_PARTITION_ENABLE†
- BOOT_SIZE_MULT†
- BOOT_INFO†
- 必要に応じて、ソフトウェアはカード内のブート情報を操作することができます。†
注: 詳細に関しては、JEDECのウェブサイトで提供されている次の仕様で、「Access to Boot Partition」を参照してください。
- JEDEC Standard No. 84‑A441
- JEDEC Standard No. 84‑A44
- JEDEC Standard No. JESD84‑A43
- ホスト・プロセッサーが次の電源投入サイクルでブート操作を実行する必要がある場合は、SWITCH_FUNCコマンドを使用してEXT_CSDレジスターの内容を操作することができます。†
- このステップ後、ソフトウェア・ドライバーでは、pwrenレジスターに書き込むことにより、カードの電源を切断する必要があります。†
- これ以降は、eMMCカードデバイスの代替ブート操作で示されている内容と同じ手順を使用します。†