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1. インテル® Agilex™ ハード・プロセッサー・システムのテクニカル・リファレンス・マニュアル改訂履歴
2. ハード・プロセッサー・システムの概要
3. Cortex-A53 MPCoreプロセッサー
4. キャッシュ・コヒーレンシー・ユニット
5. システムメモリー管理ユニット
6. システム・インターコネクト
7. ブリッジ
8. DMAコントローラー
9. オンチップRAM
10. ECC (エラー検出訂正) コントローラー
11. クロック・マネージャー
12. システム・マネージャー
13. リセット・マネージャー
14. ハード・プロセッサー・システムのI/Oピンの多重化
15. NANDフラッシュ・コントローラー
16. SD/MMCコントローラー
17. イーサネット・メディア・アクセス・コントローラー
18. USB 2.0 OTGコントローラー
19. SPIコントローラー
20. I2Cコントローラー
21. UARTコントローラー
22. 汎用I/Oインターフェイス
23. タイマー
24. ウォッチドッグ・タイマー
25. CoreSightのデバッグとトレース
A. ブートとコンフィグレーション
B. HPSを介したセキュア・デバイス・マネージャーQuad SPIフラッシュ・コントローラーへのアクセス
3.5.1. 例外レベル
3.5.2. 仮想化
3.5.3. メモリー管理ユニット
3.5.4. レベル1キャッシュ
3.5.5. レベル2メモリーシステム
3.5.6. スヌープ制御ユニット
3.5.7. 暗号化による拡張
3.5.8. NEONマルチメディア・プロセッシング・エンジン
3.5.9. 浮動小数点演算装置
3.5.10. ACEバス・インターフェイス
3.5.11. アボート処理
3.5.12. キャッシュ保護
3.5.13. 汎用割り込みコントローラー
3.5.14. 汎用タイマー
3.5.15. デバッグモジュール
3.5.16. キャッシュ・コヒーレンシー・ユニット
3.5.17. クロックソース
25.4.1. デバッグ・アクセス・ポート
25.4.2. CoreSight SoC-400タイムスタンプ・ジェネレーター
25.4.3. システム・トレース・マクロセル
25.4.4. トレースファネル
25.4.5. CoreSightのトレース・メモリー・コントローラー
25.4.6. AMBAトレース・バス・レプリケーター
25.4.7. トレース・ポート・インターフェイス・ユニット
25.4.8. NoCトレースポート
25.4.9. エンベデッド・クロス・トリガー・システム
25.4.10. エンベデッド・トレース・マクロセル
25.4.11. HPSのデバッグAPBインターフェイス
25.4.12. FPGAインターフェイス
25.4.13. デバッグクロック
25.4.14. デバッグのリセット
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8.3.2. ペリフェラル要求インターフェイス
DMACは、32のペリフェラル要求インターフェイスを提供します。これらのインターフェイスは個別に有効にすることができます。HPSはこれらのインターフェイスのうち8つをFPGAで利用できるようにするため、FPGAのソフトロジックでDMA転送を要求することができます。8つのインターフェイスのうちの2つは、ソフトウェアの制御下でHPS I2C EMAC2ペリフェラルと共有されます。FPGAへの8つのDMACペリフェラル要求インターフェイスは、HPSプラットフォーム・デザイナーのIPコンポーネントを使用して個別に有効にすることができます。FPGAとのDMA転送の場合、デザインで転送フロー制御が必要な場合にのみこの機能が必要になります。
HPSプラットフォーム・デザイナーのIPコンポーネントを使用して有効にされるFPGAペリフェラル要求インターフェイスにはそれぞれ、FPGAにエクスポートされる次の信号のセットが含まれます。この <n> は、プラットフォーム・デザイナーで有効にされる特定の要求インターフェイスに対応します。
- f2h_dma<n>_req - HPS DMACに対するFPGAペリフェラルのDMA転送要求。DMACは、f2h_dma<n>_singleのレベルに関係なく、常にf2h_dma<n>_req信号をバースト・トランザクション要求として解釈します。これはレベル・センシティブ信号です。ペリフェラルが信号をアサートすると、DMACがf2h_dma<n>_ackをアサートするまで、f2h_dma<n>_reqのアサートを維持する必要があります。DMACからf2h_dma<n>_ack信号を受信し、バースト・トランザクションが完了したことが示されると、ペリフェラルではバースト要求信号のf2h_dma<n>_reqをデアサートします。ペリフェラルでf2h_dma<n>_reqがデアサートされると、DMACはf2h_dma<n>_ackをデアサートします。f2h_dma<n>_reqのアクティブレベルが単一のトランザクション領域で検出された場合、ブロックは早期終了バースト・トランザクションを使用して完了されます。
- f2h_dma<n>_ack - FPGAペリフェラルからのDMA転送要求に対するHPS DMACの肯定応答。f2h_dma<n>_ack信号は、完了したペリフェラルへの現在のトランザクション (シングルまたはバースト) の最後のAHB転送データフェーズ後にアサートされます。単一のトランザクションの場合、f2h_dma<n>_ackは、ペリフェラルでf2h_dma<n>_singleがデアサートされるまでアサートされます。f2h_dma<n>_ackは、1 hclkサイクル後にデアサートされます。バースト・トランザクションの場合、f2h_dma<n>_ackは、ペリフェラルでf2h_dma<n>_reqがデアサートされるまでアサートされます。f2h_dma<n>_ackは、1 hclkサイクル後にデアサートされます。
- f2h_dma<n>_single - HPS DMACに対するFPGAペリフェラルのシングル、非バースト転送要求。f2h_dma<n>_single信号はステータス信号で、宛先のペリフェラルによってアサートされます。これは、宛先のペリフェラルで少なくとも1つの宛先へのデータアイテムを受け入れることができることを示すものです。そうでない場合はクリアされます。ソース・ペリフェラルの場合もまた、f2h_dma<n>_single信号はステータス信号です。ソース・ペリフェラルは、少なくとも1つの送信データアイテムを送信できる際にこの信号をアサートします。そうでない場合、この信号はクリアされます。f2h_dma<n>_singleは、f2h_dma<n>_ackがアサートされるまでアサートを維持する必要があります。その後、ペリフェラルでf2h_dma<n>_singleをデアサートします。この信号は、ブロック転送の単一のトランザクション領域でのみDMACによってサンプリングされます。この領域外では、f2h_dma<n>_singleは無視され、トランザクションはすべてバースト・トランザクションになります。