インテルのみ表示可能 — GUID: hfs1481130134879
Ixiasoft
1. インテル® Agilex™ ハード・プロセッサー・システムのテクニカル・リファレンス・マニュアル改訂履歴
2. ハード・プロセッサー・システムの概要
3. Cortex-A53 MPCoreプロセッサー
4. キャッシュ・コヒーレンシー・ユニット
5. システムメモリー管理ユニット
6. システム・インターコネクト
7. ブリッジ
8. DMAコントローラー
9. オンチップRAM
10. ECC (エラー検出訂正) コントローラー
11. クロック・マネージャー
12. システム・マネージャー
13. リセット・マネージャー
14. ハード・プロセッサー・システムのI/Oピンの多重化
15. NANDフラッシュ・コントローラー
16. SD/MMCコントローラー
17. イーサネット・メディア・アクセス・コントローラー
18. USB 2.0 OTGコントローラー
19. SPIコントローラー
20. I2Cコントローラー
21. UARTコントローラー
22. 汎用I/Oインターフェイス
23. タイマー
24. ウォッチドッグ・タイマー
25. CoreSightのデバッグとトレース
A. ブートとコンフィグレーション
B. HPSを介したセキュア・デバイス・マネージャーQuad SPIフラッシュ・コントローラーへのアクセス
3.5.1. 例外レベル
3.5.2. 仮想化
3.5.3. メモリー管理ユニット
3.5.4. レベル1キャッシュ
3.5.5. レベル2メモリーシステム
3.5.6. スヌープ制御ユニット
3.5.7. 暗号化による拡張
3.5.8. NEONマルチメディア・プロセッシング・エンジン
3.5.9. 浮動小数点演算装置
3.5.10. ACEバス・インターフェイス
3.5.11. アボート処理
3.5.12. キャッシュ保護
3.5.13. 汎用割り込みコントローラー
3.5.14. 汎用タイマー
3.5.15. デバッグモジュール
3.5.16. キャッシュ・コヒーレンシー・ユニット
3.5.17. クロックソース
25.4.1. デバッグ・アクセス・ポート
25.4.2. CoreSight SoC-400タイムスタンプ・ジェネレーター
25.4.3. システム・トレース・マクロセル
25.4.4. トレースファネル
25.4.5. CoreSightのトレース・メモリー・コントローラー
25.4.6. AMBAトレース・バス・レプリケーター
25.4.7. トレース・ポート・インターフェイス・ユニット
25.4.8. NoCトレースポート
25.4.9. エンベデッド・クロス・トリガー・システム
25.4.10. エンベデッド・トレース・マクロセル
25.4.11. HPSのデバッグAPBインターフェイス
25.4.12. FPGAインターフェイス
25.4.13. デバッグクロック
25.4.14. デバッグのリセット
インテルのみ表示可能 — GUID: hfs1481130134879
Ixiasoft
16.5.7.3. 内部DMAコントローラーの受信シーケンス
内部DMAコントローラーを使用してデータを受信するには、次の手順を行います。
- ホストは、受信の記述子フィールド (DES0からDES3) を設定し、OWN (DES0 [31]) を1に設定します。†
- ホストは、BIUのcmdレジスターにデータ読み出しコマンドを書き込みます。内部DMAコントローラーは、読み出しデータの転送を実行する必要があると判断します。†
- ホストは、必要な受信しきい値レベルをfifothレジスターのrx_wmarkフィールドに設定します。†
- 内部DMAコントローラー・エンジンは記述子をフェッチし、OWNビットを確認します。OWNビットが0に設定されている場合は、ホストが記述子を所有しています。その場合、内部DMAコントローラーは一時停止状態になり、Descriptor Unable割り込みをアサートします。ホストはその後、記述子のOWNビットを1に設定し、pldmndレジスターに任意の値を書き込むことで、DMAコントローラーを解放する必要があります。†
- ホストは、記述子のベースアドレスをdbaddrレジスターに書き込む必要があります。†
- 内部DMAコントローラーは、BIUからのエラーがなく、rintstsレジスターのCDビットが1に設定されるのを待機します。この状態は、転送が可能であることを示しています。†
- 内部DMAコントローラー・エンジンは、BIUからのDMAインターフェイス要求を待機します。BIUは、各転送を小さなチャンクに分割します。各チャンクはDMAへの内部要求です。この要求は、受信しきい値の値に基づき生成されます。†
- 内部DMAコントローラーは、FIFOバッファーからデータをフェッチし、データをシステムメモリーに転送します。†
- データが複数の記述子にわたる場合、内部DMAコントローラーは次の記述子をフェッチし、次の記述子で動作を続行します。記述子のLast Descriptorビットは、データが複数の記述子に広がっているかを示します。†
- データの受信が完了すると、riビットを1に設定することにより、ステータス情報がidstsレジスターで更新されます (有効になっている場合)。また、記述子のDES0フィールドを更新することにより、OWNビットがDMAコントローラーによって0に設定されます。†