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1. インテル® Agilex™ ハード・プロセッサー・システムのテクニカル・リファレンス・マニュアル改訂履歴
2. ハード・プロセッサー・システムの概要
3. Cortex-A53 MPCoreプロセッサー
4. キャッシュ・コヒーレンシー・ユニット
5. システムメモリー管理ユニット
6. システム・インターコネクト
7. ブリッジ
8. DMAコントローラー
9. オンチップRAM
10. ECC (エラー検出訂正) コントローラー
11. クロック・マネージャー
12. システム・マネージャー
13. リセット・マネージャー
14. ハード・プロセッサー・システムのI/Oピンの多重化
15. NANDフラッシュ・コントローラー
16. SD/MMCコントローラー
17. イーサネット・メディア・アクセス・コントローラー
18. USB 2.0 OTGコントローラー
19. SPIコントローラー
20. I2Cコントローラー
21. UARTコントローラー
22. 汎用I/Oインターフェイス
23. タイマー
24. ウォッチドッグ・タイマー
25. CoreSightのデバッグとトレース
A. ブートとコンフィグレーション
B. HPSを介したセキュア・デバイス・マネージャーQuad SPIフラッシュ・コントローラーへのアクセス
3.5.1. 例外レベル
3.5.2. 仮想化
3.5.3. メモリー管理ユニット
3.5.4. レベル1キャッシュ
3.5.5. レベル2メモリーシステム
3.5.6. スヌープ制御ユニット
3.5.7. 暗号化による拡張
3.5.8. NEONマルチメディア・プロセッシング・エンジン
3.5.9. 浮動小数点演算装置
3.5.10. ACEバス・インターフェイス
3.5.11. アボート処理
3.5.12. キャッシュ保護
3.5.13. 汎用割り込みコントローラー
3.5.14. 汎用タイマー
3.5.15. デバッグモジュール
3.5.16. キャッシュ・コヒーレンシー・ユニット
3.5.17. クロックソース
25.4.1. デバッグ・アクセス・ポート
25.4.2. CoreSight SoC-400タイムスタンプ・ジェネレーター
25.4.3. システム・トレース・マクロセル
25.4.4. トレースファネル
25.4.5. CoreSightのトレース・メモリー・コントローラー
25.4.6. AMBAトレース・バス・レプリケーター
25.4.7. トレース・ポート・インターフェイス・ユニット
25.4.8. NoCトレースポート
25.4.9. エンベデッド・クロス・トリガー・システム
25.4.10. エンベデッド・トレース・マクロセル
25.4.11. HPSのデバッグAPBインターフェイス
25.4.12. FPGAインターフェイス
25.4.13. デバッグクロック
25.4.14. デバッグのリセット
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11.1. クロック・マネージャーの機能
クロック・マネージャーは、次の機能を提供します。
- HPS内のクロックを生成および管理します
- 次のクロックグループが含まれます
- MPUクロックグループ
- Cortex A-53 MPCore、CCU、GIC、SMMUコンポーネント
- インターコネクト・ クロック・グループ
- L3クロック
- CoreSightクロック
- L4クロック
- ペリフェラル・クロック・グループ
- GPIOクロック
- EMAC0、1、2のクロック
- SDMMCクロック
- HPS-to-FPGAクロック
- インターコネクト・ クロック (L3/L4) に接続する他のペリフェラル (NAND、SPI、USB)
- MPUクロックグループ
- 上記の任意のクロックを柔軟に駆動する2つのPLLブロックを含みます
- メインPLL
- ペリフェラルPLL
- クロックゲートの制御を生成し、ほとんどのクロックを有効または無効にします
- クロックの初期化およびシーケンス化を行います
- 次のようなクロック特性をソフトウェアでプログラミングすることを可能にします。各内容については、この章で後述されています。
- 2つのPLLへの入力クロックソース
- 各PLLの乗算器範囲、分周器範囲、および 4つのポストスケール・カウンター
- 各PLLのVCOキャリブレーション
- 10個中9個のクロックグループ (MPUクロックグループ以外) での追加ポストスケール・カウンター
- 各PLLのバイパスモード
- すべてのPLLクロックグループおよびクロックスライスの各クロックのゲート
- ハードウェアで管理されるクロックのブートモード
- 汎用 I/O (GPIO) デバウンスクロックの分周
- PLLロックおよびロック喪失時のCortex-A53 MPCoreへの割り込みをサポートします
プラットフォーム・デザイナーを使用し、HPSクロックの機能、ソース、出力、および周波数の値をコンフィグレーションする必要があります。プラットフォーム・デザイナーで、HPSクロックのコンフィグレーションを確認し、ブート・ファームウェア生成ツールのハンドオフ情報を生成することで、次の要件が満たされることを保証します。
- FPGA-to-HPSクロックおよびHPS-to-FPGAクロックのルーティング。プラットフォーム・デザイナーは、HPSとの間のクロックのルーティングとコンフィグレーションを担います。HPS-to-FPGAクロックのみがクロック・マネージャー内で管理されます。
- ソフトウェアで不正な値を使用してクロック・マネージャーをプログラミングしないでください。これに従わない場合のクロック・マネージャーの動作は未定義であり、HPSの動作が停止することがあります。不正なクロック設定からの回復に保証されている唯一の手段は、コールドリセットです。
- クロックの設定を再プログラミングする際の、グリッチのない自動的なクロック移行はありません。ソフトウェアで特定のシーケンスに従い、グリッチのないクロックの移行を保証する必要があります。この章のハードウェアで管理されるクロックとソフトウェアで管理されるクロックのセクションを参照してください。