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1. インテル® Agilex™ ハード・プロセッサー・システムのテクニカル・リファレンス・マニュアル改訂履歴
2. ハード・プロセッサー・システムの概要
3. Cortex-A53 MPCoreプロセッサー
4. キャッシュ・コヒーレンシー・ユニット
5. システムメモリー管理ユニット
6. システム・インターコネクト
7. ブリッジ
8. DMAコントローラー
9. オンチップRAM
10. ECC (エラー検出訂正) コントローラー
11. クロック・マネージャー
12. システム・マネージャー
13. リセット・マネージャー
14. ハード・プロセッサー・システムのI/Oピンの多重化
15. NANDフラッシュ・コントローラー
16. SD/MMCコントローラー
17. イーサネット・メディア・アクセス・コントローラー
18. USB 2.0 OTGコントローラー
19. SPIコントローラー
20. I2Cコントローラー
21. UARTコントローラー
22. 汎用I/Oインターフェイス
23. タイマー
24. ウォッチドッグ・タイマー
25. CoreSightのデバッグとトレース
A. ブートとコンフィグレーション
B. HPSを介したセキュア・デバイス・マネージャーQuad SPIフラッシュ・コントローラーへのアクセス
3.5.1. 例外レベル
3.5.2. 仮想化
3.5.3. メモリー管理ユニット
3.5.4. レベル1キャッシュ
3.5.5. レベル2メモリーシステム
3.5.6. スヌープ制御ユニット
3.5.7. 暗号化による拡張
3.5.8. NEONマルチメディア・プロセッシング・エンジン
3.5.9. 浮動小数点演算装置
3.5.10. ACEバス・インターフェイス
3.5.11. アボート処理
3.5.12. キャッシュ保護
3.5.13. 汎用割り込みコントローラー
3.5.14. 汎用タイマー
3.5.15. デバッグモジュール
3.5.16. キャッシュ・コヒーレンシー・ユニット
3.5.17. クロックソース
25.4.1. デバッグ・アクセス・ポート
25.4.2. CoreSight SoC-400タイムスタンプ・ジェネレーター
25.4.3. システム・トレース・マクロセル
25.4.4. トレースファネル
25.4.5. CoreSightのトレース・メモリー・コントローラー
25.4.6. AMBAトレース・バス・レプリケーター
25.4.7. トレース・ポート・インターフェイス・ユニット
25.4.8. NoCトレースポート
25.4.9. エンベデッド・クロス・トリガー・システム
25.4.10. エンベデッド・トレース・マクロセル
25.4.11. HPSのデバッグAPBインターフェイス
25.4.12. FPGAインターフェイス
25.4.13. デバッグクロック
25.4.14. デバッグのリセット
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3.5.12. キャッシュ保護
L1命令キャッシュは、シングルエラー検出 (SED) でのパリティーチェックを提供します。ダブルビット・エラーの検出と訂正は行われません。
L1データキャッシュおよびL2キャッシュは、シングルエラーの訂正とダブルエラーの検出 (SECDED) を提供します。シングルビット・エラーが検出されると、エラーの原因となったアクセスはストールし、訂正が行われます。訂正が終了すると、ストールしたアクセスは続行もしくは再試行されます。
訂正動作は、RAMの種類によって異なります。
RAM | 保護の種類 | 保護の粒度 | 訂正動作 |
---|---|---|---|
L1命令キャッシュタグ | パリティー、SED | 31ビット | キャッシュセットの両方のラインが無効になり、要求されたラインがL2キャッシュまたは外部メモリーから再フェッチされます。 |
L1命令キャッシュデータ | パリティー、SED | 20ビット | キャッシュセットの両方のラインが無効になり、要求されたラインがL2キャッシュまたは外部メモリーから再フェッチされます。 |
TLB | パリティー、SED | 52ビット | エントリーは無効になり、それを再フェッチする新しいページウォークが開始されます。 |
L1データ・キャッシュ・タグ | パリティー、SED | 32ビット | ラインはL1キャッシュからクリーンされて無効になります。SCUの重複タグを使用し、正しいアドレスが取得されます。ラインはL2キャッシュまたは外部メモリーから再フェッチされます。 |
L1データ・キャッシュ・データ | ECC、SECDED | 32ビット | ラインはL1キャッシュからクリーンされて無効になり、エビクションの一部としてシングルビット・エラーが訂正されます。ラインはL2キャッシュまたは外部メモリーから再フェッチされます。 |
L1データ・キャッシュ・ダーティー・ビット | パリティー、SED (再ロードによってデータは訂正されます) | 1ビット | ラインはL1キャッシュからクリーンされて無効になり、パリティーチェックを介してダーティービットの破損が検出されます。ダーティービットのみが保護されます。他のビットは動作のヒントであるため、それらが不正であっても機能的な障害は発生しません。エラーはデータを再ロードすることで訂正されます。 |
SCU L1重複タグ | ECC、SECDED | 33ビット | タグが正しい値で再度書き込まれ、アクセスが再試行されます。エラーが訂正不可能な場合、タグは無効になります。 |
L2タグ | ECC、SECDED | 33ビット | タグが正しい値で再度書き込まれ、アクセスが再試行されます。エラーが訂正不可能な場合、タグは無効になります。 |
L2データ | ECC、SECDED | 64ビット | データはインラインで訂正されます。訂正中に、アクセスはさらに1から2サイクルストールすることがあります。訂正後、ラインはプロセッサーからエビクションされる場合があります。 |