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1. インテル® Agilex™ ハード・プロセッサー・システムのテクニカル・リファレンス・マニュアル改訂履歴
2. ハード・プロセッサー・システムの概要
3. Cortex-A53 MPCoreプロセッサー
4. キャッシュ・コヒーレンシー・ユニット
5. システムメモリー管理ユニット
6. システム・インターコネクト
7. ブリッジ
8. DMAコントローラー
9. オンチップRAM
10. ECC (エラー検出訂正) コントローラー
11. クロック・マネージャー
12. システム・マネージャー
13. リセット・マネージャー
14. ハード・プロセッサー・システムのI/Oピンの多重化
15. NANDフラッシュ・コントローラー
16. SD/MMCコントローラー
17. イーサネット・メディア・アクセス・コントローラー
18. USB 2.0 OTGコントローラー
19. SPIコントローラー
20. I2Cコントローラー
21. UARTコントローラー
22. 汎用I/Oインターフェイス
23. タイマー
24. ウォッチドッグ・タイマー
25. CoreSightのデバッグとトレース
A. ブートとコンフィグレーション
B. HPSを介したセキュア・デバイス・マネージャーQuad SPIフラッシュ・コントローラーへのアクセス
3.5.1. 例外レベル
3.5.2. 仮想化
3.5.3. メモリー管理ユニット
3.5.4. レベル1キャッシュ
3.5.5. レベル2メモリーシステム
3.5.6. スヌープ制御ユニット
3.5.7. 暗号化による拡張
3.5.8. NEONマルチメディア・プロセッシング・エンジン
3.5.9. 浮動小数点演算装置
3.5.10. ACEバス・インターフェイス
3.5.11. アボート処理
3.5.12. キャッシュ保護
3.5.13. 汎用割り込みコントローラー
3.5.14. 汎用タイマー
3.5.15. デバッグモジュール
3.5.16. キャッシュ・コヒーレンシー・ユニット
3.5.17. クロックソース
25.4.1. デバッグ・アクセス・ポート
25.4.2. CoreSight SoC-400タイムスタンプ・ジェネレーター
25.4.3. システム・トレース・マクロセル
25.4.4. トレースファネル
25.4.5. CoreSightのトレース・メモリー・コントローラー
25.4.6. AMBAトレース・バス・レプリケーター
25.4.7. トレース・ポート・インターフェイス・ユニット
25.4.8. NoCトレースポート
25.4.9. エンベデッド・クロス・トリガー・システム
25.4.10. エンベデッド・トレース・マクロセル
25.4.11. HPSのデバッグAPBインターフェイス
25.4.12. FPGAインターフェイス
25.4.13. デバッグクロック
25.4.14. デバッグのリセット
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16.4.2.5.8. 内部DMAコントローラーの機能のステートマシン†
次のリストは、機能のステートマシンのそれぞれの状態を説明しています。†
- 内部DMAコントローラーは、4つのアクセスを行い記述子をフェッチします。†
- DMAコントローラーは内部に記述子情報を格納します。最初の記述子の場合、コントローラーはFIFOバッファーのリセットを発行し、リセットが完了するまで待機します。†
- 内部DMAコントローラーは、記述子の各ビットの正確性を確認します。ビットの不一致が検出された場合は、適切なエラービットが1に設定され、DES0フィールドのOWNビットを1に設定することにより記述子が閉じられます。†
rintstsレジスターは、次の条件のいずれかを示します。†
- 応答のタイムアウト†
- 応答のCRCエラー†
- データ受信タイムアウト†
- 応答エラー†
- DMAは、RXウォーターマークに到達するまで待機してからシステムメモリーにデータを書き込みます。もしくは、TXウォーターマークに到達するまで待機して、システムメモリーからデータを読み出します。RXウォーターマークは、DMAがメモリーに書き込みを行う前のFIFOバッファーにローカルに保存されるバイト数を表します。TXウォーターマークは、DMAがメモリーからデータを読み出す前のローカルFIFOバッファーの空きバイト数を表します。†
- Programmable Burst Length (PBL) フィールドの値がバッファー内の残りのデータ量より大きい場合は、単一の転送が開始します。デュアルバッファーが使用されている際に、2番目のバッファーにデータが含まれていない (バッファーサイズ = 0) 場合は、バッファーはスキップされ、記述子が閉じられます。†
- 1つの記述子のデータ転送が完了すると、記述子のOWNビットは内部DMAコントローラーによって0に設定されます。転送が複数の記述子に広がる場合、DMAコントローラーは次の記述子をフェッチします。転送が現在の記述子で終了する場合は、idstsレジスターのriビットまたはtiビットを設定後に、内部DMAコントローラーはアイドル状態になります。記述子の構造 (デュアルバッファーまたはチェーン) に応じて、記述子の適切な開始アドレスがロードされます。デュアルバッファー記述子の2番目のデータバッファーの場合は、記述子は再度フェッチされません。†