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1. インテル® Agilex™ ハード・プロセッサー・システムのテクニカル・リファレンス・マニュアル改訂履歴
2. ハード・プロセッサー・システムの概要
3. Cortex-A53 MPCoreプロセッサー
4. キャッシュ・コヒーレンシー・ユニット
5. システムメモリー管理ユニット
6. システム・インターコネクト
7. ブリッジ
8. DMAコントローラー
9. オンチップRAM
10. ECC (エラー検出訂正) コントローラー
11. クロック・マネージャー
12. システム・マネージャー
13. リセット・マネージャー
14. ハード・プロセッサー・システムのI/Oピンの多重化
15. NANDフラッシュ・コントローラー
16. SD/MMCコントローラー
17. イーサネット・メディア・アクセス・コントローラー
18. USB 2.0 OTGコントローラー
19. SPIコントローラー
20. I2Cコントローラー
21. UARTコントローラー
22. 汎用I/Oインターフェイス
23. タイマー
24. ウォッチドッグ・タイマー
25. CoreSightのデバッグとトレース
A. ブートとコンフィグレーション
B. HPSを介したセキュア・デバイス・マネージャーQuad SPIフラッシュ・コントローラーへのアクセス
3.5.1. 例外レベル
3.5.2. 仮想化
3.5.3. メモリー管理ユニット
3.5.4. レベル1キャッシュ
3.5.5. レベル2メモリーシステム
3.5.6. スヌープ制御ユニット
3.5.7. 暗号化による拡張
3.5.8. NEONマルチメディア・プロセッシング・エンジン
3.5.9. 浮動小数点演算装置
3.5.10. ACEバス・インターフェイス
3.5.11. アボート処理
3.5.12. キャッシュ保護
3.5.13. 汎用割り込みコントローラー
3.5.14. 汎用タイマー
3.5.15. デバッグモジュール
3.5.16. キャッシュ・コヒーレンシー・ユニット
3.5.17. クロックソース
25.4.1. デバッグ・アクセス・ポート
25.4.2. CoreSight SoC-400タイムスタンプ・ジェネレーター
25.4.3. システム・トレース・マクロセル
25.4.4. トレースファネル
25.4.5. CoreSightのトレース・メモリー・コントローラー
25.4.6. AMBAトレース・バス・レプリケーター
25.4.7. トレース・ポート・インターフェイス・ユニット
25.4.8. NoCトレースポート
25.4.9. エンベデッド・クロス・トリガー・システム
25.4.10. エンベデッド・トレース・マクロセル
25.4.11. HPSのデバッグAPBインターフェイス
25.4.12. FPGAインターフェイス
25.4.13. デバッグクロック
25.4.14. デバッグのリセット
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3.1. Cortex-A53 MPCoreの機能
ARM® Cortex® -A53 MPCore™ プロセッサーには、 ARM® v8-Aアーキテクチャー命令セットを実装する4つのCPUが含まれています。各CPUには同じ内容が統合されています。
- 32ビットおよび64ビットの命令セットに対するサポート
- ほとんどの命令の対称デュアル発行を備えるインオーダー・パイプライン
- 浮動小数点ユニット (FPU) を備える ARM® NEON* Single Instruction, Multiple Data (SIMD) コプロセッサー
- 単精度および倍精度のIEEE-754浮動小数点演算サポート
- 整数および多項式演算サポート
- 対称型マルチプロセッシング (SMP) モードおよび非対称型マルチプロセッシング (AMP) モード
- ARM® v8暗号化拡張
- レベル1 (L1) キャッシュ
- 32KBの2ウェイ・セット・アソシアティブ命令キャッシュ
- L1命令キャッシュに対するシングルエラー検出 (SED) とパリティーチェックのサポート
- 32KBの4ウェイ・セット・アソシアティブ・データ・キャッシュ
- L1データキャッシュに対するECC、シングルエラー訂正ダブルエラー検出 (SECDED) 保護
- システムMMU (SMMU) と通信するメモリー管理ユニット (MMU)
- 10エントリー、フル・アソシアティブな命令のマイクロ・トランスレーション・ルックアサイド・バッファー (TLB)
- 10エントリー、フル・アソシアティブなデータのマイクロTLB
- 512エントリーの統一TLB
- 汎用タイマー
- クロックとリセットを制御するガバナーモジュール
- デバッグモジュール
- パフォーマンス監視ユニット
- エンベデッド・トレース・マクロセル (ETMv4)
- CoreSightクロス・トリガー・インターフェイス
また、統合されている内容の一部は、 Cortex® -A53 MPCoreプロセッサーの4つのCPUで共有されます。
- ECC、SECDEDの保護を備える1MBの ARM® L2キャッシュ・コントローラー
- CPU間のコヒーレンシーを維持し、システムCCUと通信するスヌープ制御ユニット (SCU)
- グローバルタイマー
システム内で Cortex® -A53 MPCore™ がインターフェイス接続しているモジュールには次のものがあります。
- 汎用割り込みコントローラー (GIC-400、バージョンr0p1)
- システム・キャッシュ・コヒーレンシー・ユニット (CCU)
- システムメモリー管理ユニット (SMMU、ARM MMU-500、バージョン r2p0)
次の表に、 Cortex® -A53 MPCore™ のバージョンを示します。
プロセッサー |
バージョン |
---|---|
Cortex-A53 MPCore |
r0p4 |