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Ixiasoft
1. インテル® Agilex™ ハード・プロセッサー・システムのテクニカル・リファレンス・マニュアル改訂履歴
2. ハード・プロセッサー・システムの概要
3. Cortex-A53 MPCoreプロセッサー
4. キャッシュ・コヒーレンシー・ユニット
5. システムメモリー管理ユニット
6. システム・インターコネクト
7. ブリッジ
8. DMAコントローラー
9. オンチップRAM
10. ECC (エラー検出訂正) コントローラー
11. クロック・マネージャー
12. システム・マネージャー
13. リセット・マネージャー
14. ハード・プロセッサー・システムのI/Oピンの多重化
15. NANDフラッシュ・コントローラー
16. SD/MMCコントローラー
17. イーサネット・メディア・アクセス・コントローラー
18. USB 2.0 OTGコントローラー
19. SPIコントローラー
20. I2Cコントローラー
21. UARTコントローラー
22. 汎用I/Oインターフェイス
23. タイマー
24. ウォッチドッグ・タイマー
25. CoreSightのデバッグとトレース
A. ブートとコンフィグレーション
B. HPSを介したセキュア・デバイス・マネージャーQuad SPIフラッシュ・コントローラーへのアクセス
3.5.1. 例外レベル
3.5.2. 仮想化
3.5.3. メモリー管理ユニット
3.5.4. レベル1キャッシュ
3.5.5. レベル2メモリーシステム
3.5.6. スヌープ制御ユニット
3.5.7. 暗号化による拡張
3.5.8. NEONマルチメディア・プロセッシング・エンジン
3.5.9. 浮動小数点演算装置
3.5.10. ACEバス・インターフェイス
3.5.11. アボート処理
3.5.12. キャッシュ保護
3.5.13. 汎用割り込みコントローラー
3.5.14. 汎用タイマー
3.5.15. デバッグモジュール
3.5.16. キャッシュ・コヒーレンシー・ユニット
3.5.17. クロックソース
25.4.1. デバッグ・アクセス・ポート
25.4.2. CoreSight SoC-400タイムスタンプ・ジェネレーター
25.4.3. システム・トレース・マクロセル
25.4.4. トレースファネル
25.4.5. CoreSightのトレース・メモリー・コントローラー
25.4.6. AMBAトレース・バス・レプリケーター
25.4.7. トレース・ポート・インターフェイス・ユニット
25.4.8. NoCトレースポート
25.4.9. エンベデッド・クロス・トリガー・システム
25.4.10. エンベデッド・トレース・マクロセル
25.4.11. HPSのデバッグAPBインターフェイス
25.4.12. FPGAインターフェイス
25.4.13. デバッグクロック
25.4.14. デバッグのリセット
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15.3. NANDフラッシュ・コントローラーの信号の説明
NANDのピンはすべて、次のカテゴリーのいずれかに属している必要があります。
- HPS I/O
- FPGA I/O
ピン | サポートされるデータ幅 | サポートされるCEとR/Bの数 |
---|---|---|
HPSピン | 8ビットまたは16ビット | 1 |
FPGAピン | 8ビットまたは16ビット | 1 – 4 |
複数のNANDデバイスを接続する必要がある場合は、NANDインターフェイスをFPGAロジックにルーティングする必要があります。HPSピンを使用する場合、使用できるCEとR/Bのペアは1つのみです。FPGAピンを使用する場合は、複数のCEとR/Bのペアを使用することができます。
注: オプションは相互に排他的です。つまり、HPSピンを使用して、CEおよびR/B信号をFPGAピンにルーティングすることはできません。
信号名 | 幅 | 方向 | 説明 | 入力のデフォルト値 | 推奨されるタイオフ |
---|---|---|---|---|---|
NAND_ADQ[15:0] | 16 | 入力/出力 | データ信号 | 16'b1111111111111111 | プルアップ |
NAND_ALE | 1 | 出力 | アドレス・ラッチ・イネーブル。ALEがHighの場合、アドレスはWE_N信号の立ち上がりエッジでNANDアドレスレジスターにラッチされます。 | — | プルアップ |
NAND_CE_N | 1 | 出力 | チップイネーブル。CE_Nがアサートされない場合、NANDデバイスはスタンバイモードのままになり、コントロール信号に応答しません。 | — | プルアップ |
NAND_CLE | 1 | 出力 | コマンド・ラッチ・イネーブル。CLEがHighの場合、コマンドはWE_N信号の立ち上がりエッジでNANDコマンドレジスターにラッチされます。 | — | プルアップ |
NAND_RE_N | 1 | 出力 | 読み出しイネーブル。RE_Nにより、出力データバッファーが有効になります。 | — | プルアップ |
NAND_RB | 1 | 入力 | レディ/ビジー。NANDデバイスがビジーの場合、RB信号はLowにアサートされます。この信号はオープンドレインで、プルアップ抵抗が必要です。 | 1'b1 | プルアップ |
NAND_WE_N | 1 | 出力 | 書き込みイネーブル。WE_Nは、NANDへのデータ、アドレス、またはコマンドの入力を担います。 | — | プルアップ |
NAND_WP_N | 1 | 出力 | 書き込み保護 | — | プルアップ |
信号名 | 幅 | 方向 | 説明 | 入力のデフォルト値 | 推奨されるタイオフ |
---|---|---|---|---|---|
nand_adq_i[15:0] | 16 | 入力 | データ信号 (入力) | 16'b1111111111111111 | プルアップ |
nand_adq_oe | 1 | 出力 | データ信号 (出力イネーブル) | — | プルアップ |
nand_adq_o[15:0] | 16 | 出力 | データ信号 (出力) | — | プルアップ |
nand_ale_o | 1 | 出力 | アドレス・ラッチ・イネーブル。ALEがHighの場合、アドレスはWE_N信号の立ち上がりエッジでNANDアドレスレジスターにラッチされます。 | — | プルアップ |
nand_ce_n_o[3:0] | 4 | 出力 | チップイネーブル。CE_Nがアサートされない場合、NANDデバイスはスタンバイモードのままになり、コントロール信号に応答しません。 | — | プルアップ |
nand_cle_o | 1 | 出力 | コマンド・ラッチ・イネーブル。CLEがHighの場合、コマンドはWE_N信号の立ち上がりエッジでNANDコマンドレジスターにラッチされます。 | — | プルアップ |
nand_re_n_o | 1 | 出力 | 読み出しイネーブル。RE_Nにより、出力データバッファーが有効になります。 | — | プルアップ |
nand_rdy_busy_i[3:0] | 4 | 入力 | レディ/ビジー。NANDデバイスがビジーの場合、RB信号はLowにアサートされます。この信号はオープンドレインで、プルアップ抵抗が必要です。 | 4'b1111 | プルアップ |
nand_we_n_o | 1 | 出力 | 書き込みイネーブル。WE_Nは、NANDへのデータ、アドレス、またはコマンドの入力を担います。 | — | プルアップ |
nand_wp_n_o | 1 | 出力 | 書き込み保護 | — | プルアップ |
s2f_nand_irq | 1 | 出力 | 割り込み | — | プルアップ |