インテルのみ表示可能 — GUID: fbl1481129435350
Ixiasoft
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7.7. データ幅のサイズ調整
HPS-to-FPGAブリッジでは、32、64、128ビットのインターフェイスをFPGAファブリックに公開することができます。32ビットおよび128ビットのインターフェイスの場合、ブリッジでは、HPS内の64ビットの固定インターフェイスへのデータ幅の変換が行われます。この変換は、データが64ビット・インターフェイスから128ビット・インターフェイスに変換される場合はアップサイジングと呼ばれ、データが64ビット・インターフェイスから32ビット・インターフェイスに変換される場合はダウンサイジングと呼ばれます。排他的アクセスが複数のトランザクションに分割される場合、そのトランザクションは排他的アクセス情報を失います。
アップサイジングまたはダウンサイジングのプロセス時にデータのマージ手法を使用し、トランザクションのサイズを変更することも可能です。例えば、32ビットから64ビットへのアップサイジングにおいて、ブリッジの32ビット・インターフェイスに入る各ビートのサイズが2バイトしかない場合、ブリッジでは、最大4つのビートをマージして単一の64ビット・ビートを形成することができます。同様に、128ビットから64ビットへのダウンサイジングにおいて、ブリッジの128ビット・インターフェイスに入る各ビートのサイズが4バイトしかない場合、ブリッジでは、2つのビートをマージして単一の64ビット・ビートを形成することができます。