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1. インテル® Agilex™ ハード・プロセッサー・システムのテクニカル・リファレンス・マニュアル改訂履歴
2. ハード・プロセッサー・システムの概要
3. Cortex-A53 MPCoreプロセッサー
4. キャッシュ・コヒーレンシー・ユニット
5. システムメモリー管理ユニット
6. システム・インターコネクト
7. ブリッジ
8. DMAコントローラー
9. オンチップRAM
10. ECC (エラー検出訂正) コントローラー
11. クロック・マネージャー
12. システム・マネージャー
13. リセット・マネージャー
14. ハード・プロセッサー・システムのI/Oピンの多重化
15. NANDフラッシュ・コントローラー
16. SD/MMCコントローラー
17. イーサネット・メディア・アクセス・コントローラー
18. USB 2.0 OTGコントローラー
19. SPIコントローラー
20. I2Cコントローラー
21. UARTコントローラー
22. 汎用I/Oインターフェイス
23. タイマー
24. ウォッチドッグ・タイマー
25. CoreSightのデバッグとトレース
A. ブートとコンフィグレーション
B. HPSを介したセキュア・デバイス・マネージャーQuad SPIフラッシュ・コントローラーへのアクセス
3.5.1. 例外レベル
3.5.2. 仮想化
3.5.3. メモリー管理ユニット
3.5.4. レベル1キャッシュ
3.5.5. レベル2メモリーシステム
3.5.6. スヌープ制御ユニット
3.5.7. 暗号化による拡張
3.5.8. NEONマルチメディア・プロセッシング・エンジン
3.5.9. 浮動小数点演算装置
3.5.10. ACEバス・インターフェイス
3.5.11. アボート処理
3.5.12. キャッシュ保護
3.5.13. 汎用割り込みコントローラー
3.5.14. 汎用タイマー
3.5.15. デバッグモジュール
3.5.16. キャッシュ・コヒーレンシー・ユニット
3.5.17. クロックソース
25.4.1. デバッグ・アクセス・ポート
25.4.2. CoreSight SoC-400タイムスタンプ・ジェネレーター
25.4.3. システム・トレース・マクロセル
25.4.4. トレースファネル
25.4.5. CoreSightのトレース・メモリー・コントローラー
25.4.6. AMBAトレース・バス・レプリケーター
25.4.7. トレース・ポート・インターフェイス・ユニット
25.4.8. NoCトレースポート
25.4.9. エンベデッド・クロス・トリガー・システム
25.4.10. エンベデッド・トレース・マクロセル
25.4.11. HPSのデバッグAPBインターフェイス
25.4.12. FPGAインターフェイス
25.4.13. デバッグクロック
25.4.14. デバッグのリセット
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15.4.10.7. エラー訂正の状態
eccグループのECC error correction information (ECCCorInfo_b01) レジスターには、NANDフラッシュ・コントローラーが実行する読み出しまたは書き込みごとのエラー訂正情報が含まれます。ECCCorInfo_b01レジスターでは、max_errors_b0フィールドおよびuncor_err_b0フィールドにECCエラー訂正情報が含まれます。
進行中のトランザクションのデータ訂正の終わりに、ECCCorInfo_b01では、トランザクション内のECCセクターに適用された訂正の最大数を保持します。さらにこのレジスターは、トランザクション全体において訂正可能なエラーがあったか、訂正不可能なエラーがあったか、またはエラーがなかったかを示します。トランザクション内のECCセクターのいずれにもエラーがない場合は、トランザクションはエラーなしになります。セクターのいずれかが訂正不可能な場合、トランザクションは訂正不可能としてマークされます。セクターのいずれかに訂正可能なエラーがあり、訂正不可能なエラーがない場合は、トランザクションは訂正可能としてマークされます。
各トランザクションの終わりに、ホストはこのレジスターを読み取る必要があります。このレジスターの値は、ブロックに関するエラーデータをホストに提供します。発生した訂正可能なエラーの数が特定のしきい値に達すると、ホストは是正アクションを実行することができます。