インテルのみ表示可能 — GUID: mwt1481130554019
Ixiasoft
1. インテル® Agilex™ ハード・プロセッサー・システムのテクニカル・リファレンス・マニュアル改訂履歴
2. ハード・プロセッサー・システムの概要
3. Cortex-A53 MPCoreプロセッサー
4. キャッシュ・コヒーレンシー・ユニット
5. システムメモリー管理ユニット
6. システム・インターコネクト
7. ブリッジ
8. DMAコントローラー
9. オンチップRAM
10. ECC (エラー検出訂正) コントローラー
11. クロック・マネージャー
12. システム・マネージャー
13. リセット・マネージャー
14. ハード・プロセッサー・システムのI/Oピンの多重化
15. NANDフラッシュ・コントローラー
16. SD/MMCコントローラー
17. イーサネット・メディア・アクセス・コントローラー
18. USB 2.0 OTGコントローラー
19. SPIコントローラー
20. I2Cコントローラー
21. UARTコントローラー
22. 汎用I/Oインターフェイス
23. タイマー
24. ウォッチドッグ・タイマー
25. CoreSightのデバッグとトレース
A. ブートとコンフィグレーション
B. HPSを介したセキュア・デバイス・マネージャーQuad SPIフラッシュ・コントローラーへのアクセス
3.5.1. 例外レベル
3.5.2. 仮想化
3.5.3. メモリー管理ユニット
3.5.4. レベル1キャッシュ
3.5.5. レベル2メモリーシステム
3.5.6. スヌープ制御ユニット
3.5.7. 暗号化による拡張
3.5.8. NEONマルチメディア・プロセッシング・エンジン
3.5.9. 浮動小数点演算装置
3.5.10. ACEバス・インターフェイス
3.5.11. アボート処理
3.5.12. キャッシュ保護
3.5.13. 汎用割り込みコントローラー
3.5.14. 汎用タイマー
3.5.15. デバッグモジュール
3.5.16. キャッシュ・コヒーレンシー・ユニット
3.5.17. クロックソース
25.4.1. デバッグ・アクセス・ポート
25.4.2. CoreSight SoC-400タイムスタンプ・ジェネレーター
25.4.3. システム・トレース・マクロセル
25.4.4. トレースファネル
25.4.5. CoreSightのトレース・メモリー・コントローラー
25.4.6. AMBAトレース・バス・レプリケーター
25.4.7. トレース・ポート・インターフェイス・ユニット
25.4.8. NoCトレースポート
25.4.9. エンベデッド・クロス・トリガー・システム
25.4.10. エンベデッド・トレース・マクロセル
25.4.11. HPSのデバッグAPBインターフェイス
25.4.12. FPGAインターフェイス
25.4.13. デバッグクロック
25.4.14. デバッグのリセット
インテルのみ表示可能 — GUID: mwt1481130554019
Ixiasoft
20.4.3.1. STARTおよびSTOP条件
バスがアイドル状態の際に、SCL信号とSDA信号はどちらも、バスのプルアップ抵抗を介してHighにプルアップされます。マスターがバスで送信を開始する際に、マスターはSTART条件を発行します。これは、SCLが1の状態におけるSDA信号のHighからLowへの遷移として定義されています。マスターが送信を終了する際に、マスターはSTOP条件を発行します。これは、SCLが1の状態におけるSDAラインのLowからHighへの遷移として定義されています。†
次の図は、START条件とSTOP条件のタイミングを表しています。バスでデータが送信されている際は、SCLが1の際にSDAラインが安定している必要があります。†
図 102. STARTおよびSTOP条件のタイミング図
図で示されているSTARTまたはSTOP条件の信号遷移は、I2Cバスを駆動しているマスターの出力信号で観察されるものを反映しています。スレーブの入力信号でSDAまたはSCL信号を観察する際には注意が必要です。ラインの不均一な遅延により、正しくないSDAまたはSCLのタイミング関係がもたらされる場合があります。†