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1. インテル® Agilex™ ハード・プロセッサー・システムのテクニカル・リファレンス・マニュアル改訂履歴
2. ハード・プロセッサー・システムの概要
3. Cortex-A53 MPCoreプロセッサー
4. キャッシュ・コヒーレンシー・ユニット
5. システムメモリー管理ユニット
6. システム・インターコネクト
7. ブリッジ
8. DMAコントローラー
9. オンチップRAM
10. ECC (エラー検出訂正) コントローラー
11. クロック・マネージャー
12. システム・マネージャー
13. リセット・マネージャー
14. ハード・プロセッサー・システムのI/Oピンの多重化
15. NANDフラッシュ・コントローラー
16. SD/MMCコントローラー
17. イーサネット・メディア・アクセス・コントローラー
18. USB 2.0 OTGコントローラー
19. SPIコントローラー
20. I2Cコントローラー
21. UARTコントローラー
22. 汎用I/Oインターフェイス
23. タイマー
24. ウォッチドッグ・タイマー
25. CoreSightのデバッグとトレース
A. ブートとコンフィグレーション
B. HPSを介したセキュア・デバイス・マネージャーQuad SPIフラッシュ・コントローラーへのアクセス
3.5.1. 例外レベル
3.5.2. 仮想化
3.5.3. メモリー管理ユニット
3.5.4. レベル1キャッシュ
3.5.5. レベル2メモリーシステム
3.5.6. スヌープ制御ユニット
3.5.7. 暗号化による拡張
3.5.8. NEONマルチメディア・プロセッシング・エンジン
3.5.9. 浮動小数点演算装置
3.5.10. ACEバス・インターフェイス
3.5.11. アボート処理
3.5.12. キャッシュ保護
3.5.13. 汎用割り込みコントローラー
3.5.14. 汎用タイマー
3.5.15. デバッグモジュール
3.5.16. キャッシュ・コヒーレンシー・ユニット
3.5.17. クロックソース
25.4.1. デバッグ・アクセス・ポート
25.4.2. CoreSight SoC-400タイムスタンプ・ジェネレーター
25.4.3. システム・トレース・マクロセル
25.4.4. トレースファネル
25.4.5. CoreSightのトレース・メモリー・コントローラー
25.4.6. AMBAトレース・バス・レプリケーター
25.4.7. トレース・ポート・インターフェイス・ユニット
25.4.8. NoCトレースポート
25.4.9. エンベデッド・クロス・トリガー・システム
25.4.10. エンベデッド・トレース・マクロセル
25.4.11. HPSのデバッグAPBインターフェイス
25.4.12. FPGAインターフェイス
25.4.13. デバッグクロック
25.4.14. デバッグのリセット
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8.3.2.1. ハンドシェイクの規則
DMACは、DMAチャネルスレッドがアクティブな場合、つまり、Stopped状態ではない場合に、次にリストされているDMAハンドシェイク規則を使用します。
- drvalidは、任意のaclkサイクルでLowからHignに変更することができます。ただし、HighからLowへの変更は、drreadyがHighの場合にのみ行う必要があります。
- drtypeは、drreadyがHighの場合、もしくはdrvalidがLowの場合にのみ変更することができます。
- drlastは、drreadyがHighの場合、もしくはdrvalidがLowの場合にのみ変更することができます。
- davalidは、任意のaclkサイクルでLowからHignに変更することができます。ただし、HighからLowへの変更は、dareadyがHighの場合にのみ行う必要があります。
- datypeは、dareadyがHighの場合、もしくはdavalidがLowの場合にのみ変更することができます。
信号 | 説明 |
---|---|
drready |
DMACでペリフェラルが提供する情報を受け入れることができるかを示します。この情報は、drtype_<x>[1:0] で提供されます。
注: drvalidがHighの際に、DMACはdrreadyをHighに設定し、ペリフェラルの要求を受け入れます。
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drvalid |
ペリフェラルが有効な制御情報を提供できることを示します。
注: ペリフェラルは、drlastおよびdrtypeで有効な制御情報の提供を開始する際に、drvalidをHighに設定します。drvalid、drlast、drtypeの状態は、DMACがdrreadyをHighに設定するまで一定に維持する必要があります。
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drtype[1:0] |
ペリフェラルが通知する肯定応答または要求のタイプを示します。
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drlast |
ペリフェラルが現在のDMA転送の最後のデータ転送を送信していることを示します。
注: DMACは、drtype_<x>[1:0] がb00またはb01の場合にのみ、この信号を使用します。
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daready |
ペリフェラルでDMACが提供する情報を受け入れることができるかを示します。この情報は、datype_<x>[1:0] で提供されます。
注: davalidがHighの際に、ペリフェラルでは次のいずれかの場合にdareadyをHighに設定します。
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davalid |
DMACが有効な制御情報を提供できることを示します。
注: DMACは、davalidをHighに設定して有効な制御情報の提供をdatypeで開始します。davalidとdatypeの状態は、ペリフェラルがdareadyをHighに設定するまで一定に維持する必要があります。
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datype[1:0] |
DMACが通知する肯定応答または要求のタイプを示します。
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詳細は、「ペリフェラル要求インターフェイスのタイミング図」の章を参照してください。