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1. インテル® Agilex™ ハード・プロセッサー・システムのテクニカル・リファレンス・マニュアル改訂履歴
2. ハード・プロセッサー・システムの概要
3. Cortex-A53 MPCoreプロセッサー
4. キャッシュ・コヒーレンシー・ユニット
5. システムメモリー管理ユニット
6. システム・インターコネクト
7. ブリッジ
8. DMAコントローラー
9. オンチップRAM
10. ECC (エラー検出訂正) コントローラー
11. クロック・マネージャー
12. システム・マネージャー
13. リセット・マネージャー
14. ハード・プロセッサー・システムのI/Oピンの多重化
15. NANDフラッシュ・コントローラー
16. SD/MMCコントローラー
17. イーサネット・メディア・アクセス・コントローラー
18. USB 2.0 OTGコントローラー
19. SPIコントローラー
20. I2Cコントローラー
21. UARTコントローラー
22. 汎用I/Oインターフェイス
23. タイマー
24. ウォッチドッグ・タイマー
25. CoreSightのデバッグとトレース
A. ブートとコンフィグレーション
B. HPSを介したセキュア・デバイス・マネージャーQuad SPIフラッシュ・コントローラーへのアクセス
3.5.1. 例外レベル
3.5.2. 仮想化
3.5.3. メモリー管理ユニット
3.5.4. レベル1キャッシュ
3.5.5. レベル2メモリーシステム
3.5.6. スヌープ制御ユニット
3.5.7. 暗号化による拡張
3.5.8. NEONマルチメディア・プロセッシング・エンジン
3.5.9. 浮動小数点演算装置
3.5.10. ACEバス・インターフェイス
3.5.11. アボート処理
3.5.12. キャッシュ保護
3.5.13. 汎用割り込みコントローラー
3.5.14. 汎用タイマー
3.5.15. デバッグモジュール
3.5.16. キャッシュ・コヒーレンシー・ユニット
3.5.17. クロックソース
25.4.1. デバッグ・アクセス・ポート
25.4.2. CoreSight SoC-400タイムスタンプ・ジェネレーター
25.4.3. システム・トレース・マクロセル
25.4.4. トレースファネル
25.4.5. CoreSightのトレース・メモリー・コントローラー
25.4.6. AMBAトレース・バス・レプリケーター
25.4.7. トレース・ポート・インターフェイス・ユニット
25.4.8. NoCトレースポート
25.4.9. エンベデッド・クロス・トリガー・システム
25.4.10. エンベデッド・トレース・マクロセル
25.4.11. HPSのデバッグAPBインターフェイス
25.4.12. FPGAインターフェイス
25.4.13. デバッグクロック
25.4.14. デバッグのリセット
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11.2. トップ・レベル・クロック
図 29. クロック・マネージャーのブロック図
クロック・マネージャーには、メインPLLとペリフェラルPLLの2つのPLLが含まれています。これらの2つのPLLへの入力は、入力ピンのHPS_OSC_CLK、内部オシレーターのcb_intosc_div2_clk、または f2h_free_clock FPGAクロック入力から行うことができます。
注: 内部オシレーターは精度が十分ではないため、通常の動作ステージでは使用できません。つまり、HPSの起動にのみ使用することができます。
PLLはどちらも、図で示されている出力クロックブロックで使用されるクロック出力を生成します。出力クロックブロックには、MPUクロックブロック、インターコネクト・ クロック・ブロック、およびペリフェラル・クロック・ブロックがあります。ペリフェラル・クロック・ブロックは、GPIO、EMAC、SDMMC、およびHPS-to-FPGAクロックで構成されます。
注: プラットフォーム・デザイナーで48のHPS専用I/Oピンのうちの1つを選択し、HPS_OSC_CLKとして機能させる必要があります。
これらの各出力クロックブロックからのクロックは、バイパスクロック (boot_clk) または非バイパスクロックをソースにしています。非バイパスクロックは、次の5つのうちのいずれかになります。
ソース | 説明 |
---|---|
HPS_OSC_CLK | 外部オシレーターのピン (48のHPS専用I/Oの1つから選択される) |
f2h_free_clk (25MHzから125MHz) | FPGAファブリックのPLLクロック・リファレンス |
cb_intosc_div2_clk | 2で分周された内部リング・オシレーター (最大230MHz) |
PLL0カウンター出力 | メインPLLカウンター出力 |
PLL1カウンター出力 | ペリフェラルPLLカウンター出力 |
クロック名 | ソースおよびターゲット | 説明 |
---|---|---|
mpu_free_clk | クロック・マネージャーからMPUコンプレックス | 両方のMPUクロックグループに向けたクロック・マネージャーからのソースクロック。 |
mpu_clk | MPUコンプレックス内 | MPUメインクロック。 |
mpu_ccu_clk | CCUのメインクロック。MPUコンプレックスおよびNOCのHMCスイッチ内部。 | MPU L2 RAMクロックとNOC内のHMCスイッチ。mpu_clkの½で固定されています。 |
mpu_periph_clk | MPUコンプレックス内 | 割り込み、タイマー、ウォッチドッグに向けたMPUペリフェラル・クロック。mpu_clkの¼で固定されています。 |
l3_main_free_clk | クロック・マネージャーからインターコネクトもしくはペリフェラル | インターコネクトL3メイン・スイッチ・クロック。常にフリーランニングです。 |
l4_sys_free_clk | クロック・マネージャーからインターコネクトもしくはペリフェラル | インターコネクトL4システムクロック。常にフリーランニングです。 |
l4_main_clk | クロック・マネージャーからインターコネクトもしくはペリフェラル | DMA、SPIM、SPIS、TCMなどの高速ペリフェラルに向けたL4インターコネクト・クロック。 |
l4_mp_clk | クロック・マネージャーからインターコネクトもしくはペリフェラル | NAND、USB、SDMMCなどのペリフェラルに向けたインターコネクトL4ペリフェラル・クロック。 |
l4_sp_clk | クロック・マネージャーからインターコネクトもしくはペリフェラル | タイマー、I2C、およびUARTなどのペリフェラルに向けたインターコネクトL4低速ペリフェラル・クロック。 |
cs_at_clk | クロック・マネージャーからCoreSight | CoreSightトレースクロックおよびデバッグ・タイム・スタンプ・クロック。 |
cs_pdbg_clk | クロック・マネージャーからCoreSight | CoreSightバスクロック。 |
cs_trace_clk | クロック・マネージャーからCoreSight | CoreSightトレースI/Oクロック。独立しており、デフォルトでは低速デバッガーに対する低周波数 (25MHz) になります。 |
h2f_user0_clock | HPS-to-FPGAファブリック | FPGAへの汎用インターフェイス・クロック。 |
h2f_user1_clock | HPS-to-FPGAファブリック | FPGAへの汎用インターフェイス・クロック。 |