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1. インテル® Agilex™ ハード・プロセッサー・システムのテクニカル・リファレンス・マニュアル改訂履歴
2. ハード・プロセッサー・システムの概要
3. Cortex-A53 MPCoreプロセッサー
4. キャッシュ・コヒーレンシー・ユニット
5. システムメモリー管理ユニット
6. システム・インターコネクト
7. ブリッジ
8. DMAコントローラー
9. オンチップRAM
10. ECC (エラー検出訂正) コントローラー
11. クロック・マネージャー
12. システム・マネージャー
13. リセット・マネージャー
14. ハード・プロセッサー・システムのI/Oピンの多重化
15. NANDフラッシュ・コントローラー
16. SD/MMCコントローラー
17. イーサネット・メディア・アクセス・コントローラー
18. USB 2.0 OTGコントローラー
19. SPIコントローラー
20. I2Cコントローラー
21. UARTコントローラー
22. 汎用I/Oインターフェイス
23. タイマー
24. ウォッチドッグ・タイマー
25. CoreSightのデバッグとトレース
A. ブートとコンフィグレーション
B. HPSを介したセキュア・デバイス・マネージャーQuad SPIフラッシュ・コントローラーへのアクセス
3.5.1. 例外レベル
3.5.2. 仮想化
3.5.3. メモリー管理ユニット
3.5.4. レベル1キャッシュ
3.5.5. レベル2メモリーシステム
3.5.6. スヌープ制御ユニット
3.5.7. 暗号化による拡張
3.5.8. NEONマルチメディア・プロセッシング・エンジン
3.5.9. 浮動小数点演算装置
3.5.10. ACEバス・インターフェイス
3.5.11. アボート処理
3.5.12. キャッシュ保護
3.5.13. 汎用割り込みコントローラー
3.5.14. 汎用タイマー
3.5.15. デバッグモジュール
3.5.16. キャッシュ・コヒーレンシー・ユニット
3.5.17. クロックソース
25.4.1. デバッグ・アクセス・ポート
25.4.2. CoreSight SoC-400タイムスタンプ・ジェネレーター
25.4.3. システム・トレース・マクロセル
25.4.4. トレースファネル
25.4.5. CoreSightのトレース・メモリー・コントローラー
25.4.6. AMBAトレース・バス・レプリケーター
25.4.7. トレース・ポート・インターフェイス・ユニット
25.4.8. NoCトレースポート
25.4.9. エンベデッド・クロス・トリガー・システム
25.4.10. エンベデッド・トレース・マクロセル
25.4.11. HPSのデバッグAPBインターフェイス
25.4.12. FPGAインターフェイス
25.4.13. デバッグクロック
25.4.14. デバッグのリセット
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17.6.2.5.1. TX DMAの動作: デフォルト (OSFなし) モード
デフォルトモードの送信DMAエンジンは、次のように進行します。†
- ホストは、対応するデータバッファーにイーサネット・フレーム・データを設定後、送信記述子 (TDES0からTDES3) を設定し、Ownビット (TDES0[31]) を設定します。†
- レジスター6 (Operation Mode Register) のビット13 (ST) が設定されると、DMAはRun状態になります。†
- Run状態の間、DMAは送信が必要なフレームの送信記述子リストをポーリングします。ポーリングは開始後、連続的な記述子リングの順序またはチェーンになっている順序で継続します。ホストが所有しているとフラグが付けられた記述子 (TDES0[31] = 0) をDMAが検出した場合、もしくはエラー状態が発生した場合、送信は一時停止し、レジスター5 (Status Register) のビット2 (Transmit Buffer Unavailable) とビット16 (Normal Interrupt Summary) が設定されます。送信エンジンは9 に進みます。
- 取得した記述子にDMAが所有しているとフラグが付けられている場合 (TDES0[31] = 1)、DMAは、取得した記述子から送信データ・バッファー・アドレスをデコードします。
- DMAはホストメモリーから送信データをフェッチし、そのデータを送信に向けてMTLに転送します。†
- イーサネット・フレームが複数の記述子のデータバッファーに格納されている場合、DMAは中間の記述子を閉じて次の記述子をフェッチします。イーサネット・フレームの終わりのデータがMTLに転送されるまで、3、4、および5 を繰り返します。†
- フレームの送信が完了すると、フレームでIEEE 1588タイムスタンプが有効になっている場合 (送信ステータスに示されています) は、MTLから取得したタイムスタンプ値が、フレームの終わりのバッファーを含む送信記述子 (TDES2およびTDES3) に書き込まれます。ステータス情報はその後、この送信記述子 (TDES0) に書き込まれます。このステップ中にOwnビットはクリアされるため、ホストがこの記述子を所有するようになります。このフレームでタイムスタンプが有効になっていない場合は、DMAはTDES2およびTDES3の内容を変更しません。†
- レジスター5 (Status Register) のビット0 (Transmit Interrupt) は、Last DescriptorでInterrupt on Completion (TDES1[31]) が設定されているフレームの送信完了後に設定されます。DMAエンジンはその後、3 に戻ります。†
- Suspend状態の場合、DMAは、Transmit Poll要求を受信し、Underflow Interrupt Statusビットがクリアされると、記述子の再取得を試みます。よって、3 に戻ります。†
図 68. デフォルトモードでのTX DMA動作