インテルのみ表示可能 — GUID: jqb1481130299286
Ixiasoft
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17.6.4.6. リファレンス・タイミング・クロックの周波数の範囲
タイムスタンプ情報は、EMACクロックドメインからFPGAクロックドメインの非同期のクロックドメイン間で転送されます。そのため、2つの連続するタイムスタンプのキャプチャー間には、最小限の遅延が必要になります。この遅延は、4 PHYインターフェイス・クロック・サイクルと3 PTPクロックサイクルです。2つのタイムスタンプのキャプチャー間の遅延がこれよりも小さい場合、MACは2番目のフレームにタイムスタンプのスナップショットを取得しません。
最大のPTPクロック周波数は、基準時間の最大分解能 (20nsで50MHz) と、PTPクロックで動作しているロジックで達成可能なタイミング制約によって制限されます。さらに、基準時間のソースの分解能、すなわち粒度は、同期の精度を決定します。そのため、PTPクロックの周波数が高いほど、システムのパフォーマンスは向上します。†
最小のPTPクロック周波数は、2つの連続するSFDバイト間に必要な時間によって異なります。PHYインターフェイスのクロック周波数はIEEE 1588仕様で固定されているため、適切な動作に必要な最小PTPクロック周波数は、MACの動作モードと動作速度によって異なります。†
モード |
2つのSFD間の最小ギャップ |
最小PTP周波数 |
---|---|---|
100Mbps全二重動作 |
168 MIIクロック (64バイト・フレームに対する128クロック + 最小IFGの24クロック + プリアンブルの16クロック) |
(3 * PTP) + (4 * MII) <= 168 * MII、すなわち、~0.5MHz (168 – 4) * 40ns ÷ 3 = 2180ns周期 |
1000Mbps半二重動作 |
24 GMIIクロック (衝突のためにSFDの直後に送信されるジャムパターンの4 + 12 IFG + 8プリアンブル) |
(3 * PTP) + 4 * GMII <= 24 * GMII、すなわち、18.75MHz |