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1. インテル® Agilex™ ハード・プロセッサー・システムのテクニカル・リファレンス・マニュアル改訂履歴
2. ハード・プロセッサー・システムの概要
3. Cortex-A53 MPCoreプロセッサー
4. キャッシュ・コヒーレンシー・ユニット
5. システムメモリー管理ユニット
6. システム・インターコネクト
7. ブリッジ
8. DMAコントローラー
9. オンチップRAM
10. ECC (エラー検出訂正) コントローラー
11. クロック・マネージャー
12. システム・マネージャー
13. リセット・マネージャー
14. ハード・プロセッサー・システムのI/Oピンの多重化
15. NANDフラッシュ・コントローラー
16. SD/MMCコントローラー
17. イーサネット・メディア・アクセス・コントローラー
18. USB 2.0 OTGコントローラー
19. SPIコントローラー
20. I2Cコントローラー
21. UARTコントローラー
22. 汎用I/Oインターフェイス
23. タイマー
24. ウォッチドッグ・タイマー
25. CoreSightのデバッグとトレース
A. ブートとコンフィグレーション
B. HPSを介したセキュア・デバイス・マネージャーQuad SPIフラッシュ・コントローラーへのアクセス
3.5.1. 例外レベル
3.5.2. 仮想化
3.5.3. メモリー管理ユニット
3.5.4. レベル1キャッシュ
3.5.5. レベル2メモリーシステム
3.5.6. スヌープ制御ユニット
3.5.7. 暗号化による拡張
3.5.8. NEONマルチメディア・プロセッシング・エンジン
3.5.9. 浮動小数点演算装置
3.5.10. ACEバス・インターフェイス
3.5.11. アボート処理
3.5.12. キャッシュ保護
3.5.13. 汎用割り込みコントローラー
3.5.14. 汎用タイマー
3.5.15. デバッグモジュール
3.5.16. キャッシュ・コヒーレンシー・ユニット
3.5.17. クロックソース
25.4.1. デバッグ・アクセス・ポート
25.4.2. CoreSight SoC-400タイムスタンプ・ジェネレーター
25.4.3. システム・トレース・マクロセル
25.4.4. トレースファネル
25.4.5. CoreSightのトレース・メモリー・コントローラー
25.4.6. AMBAトレース・バス・レプリケーター
25.4.7. トレース・ポート・インターフェイス・ユニット
25.4.8. NoCトレースポート
25.4.9. エンベデッド・クロス・トリガー・システム
25.4.10. エンベデッド・トレース・マクロセル
25.4.11. HPSのデバッグAPBインターフェイス
25.4.12. FPGAインターフェイス
25.4.13. デバッグクロック
25.4.14. デバッグのリセット
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15.5.2.6.2. パイプラインの先読みに向けた単一領域のセットアップ
パイプラインの先読みに向けて領域を設定するには、次の手順を実行します。
- コマンドレジスターに書き込み、CMD_MAPフィールドを2に、そしてBLK_ADDRフィールドを、先読みするブロックの開始アドレスに設定します。
- Dataレジスターに0x20<PP> を書き込みます。この0によりこのコマンドを先読みとして設定します。また、<PP> は先読みするページ数です。ページはブロック境界を越えてはなりません。ブロック境界を越えた場合、NANDフラッシュ・コントローラーはサポートされていないコマンド (unsup_cmd) 割り込みを生成し、コマンドをドロップします。
先読みコマンドは、前のページバッファーの動作が完了した後すぐにページバッファー内の次のページのロードを開始するための、フラッシュデバイスへのヒントです。先読みを設定後、MAP01コマンドを使用して実際にデータを読み出します。MAP01コマンドでは、先読みのものと同じ開始アドレスを指定します。
パイプラインの先読み要求に続いて受信した読み出しコマンドが先読みされたページに対するものではない場合、割り込みビットが1に設定され、パイプラインの先読みまたは先書きレジスターがクリアされます。同じデータを再ロードするには、パイプラインの先読み要求を新たに発行する必要があります。NANDフラッシュ・コントローラーがアイドル状態に戻る前に、MAP01コマンドを使用して、先読みされたすべてのデータを読み出す必要があります。