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1. インテル® Agilex™ ハード・プロセッサー・システムのテクニカル・リファレンス・マニュアル改訂履歴
2. ハード・プロセッサー・システムの概要
3. Cortex-A53 MPCoreプロセッサー
4. キャッシュ・コヒーレンシー・ユニット
5. システムメモリー管理ユニット
6. システム・インターコネクト
7. ブリッジ
8. DMAコントローラー
9. オンチップRAM
10. ECC (エラー検出訂正) コントローラー
11. クロック・マネージャー
12. システム・マネージャー
13. リセット・マネージャー
14. ハード・プロセッサー・システムのI/Oピンの多重化
15. NANDフラッシュ・コントローラー
16. SD/MMCコントローラー
17. イーサネット・メディア・アクセス・コントローラー
18. USB 2.0 OTGコントローラー
19. SPIコントローラー
20. I2Cコントローラー
21. UARTコントローラー
22. 汎用I/Oインターフェイス
23. タイマー
24. ウォッチドッグ・タイマー
25. CoreSightのデバッグとトレース
A. ブートとコンフィグレーション
B. HPSを介したセキュア・デバイス・マネージャーQuad SPIフラッシュ・コントローラーへのアクセス
3.5.1. 例外レベル
3.5.2. 仮想化
3.5.3. メモリー管理ユニット
3.5.4. レベル1キャッシュ
3.5.5. レベル2メモリーシステム
3.5.6. スヌープ制御ユニット
3.5.7. 暗号化による拡張
3.5.8. NEONマルチメディア・プロセッシング・エンジン
3.5.9. 浮動小数点演算装置
3.5.10. ACEバス・インターフェイス
3.5.11. アボート処理
3.5.12. キャッシュ保護
3.5.13. 汎用割り込みコントローラー
3.5.14. 汎用タイマー
3.5.15. デバッグモジュール
3.5.16. キャッシュ・コヒーレンシー・ユニット
3.5.17. クロックソース
25.4.1. デバッグ・アクセス・ポート
25.4.2. CoreSight SoC-400タイムスタンプ・ジェネレーター
25.4.3. システム・トレース・マクロセル
25.4.4. トレースファネル
25.4.5. CoreSightのトレース・メモリー・コントローラー
25.4.6. AMBAトレース・バス・レプリケーター
25.4.7. トレース・ポート・インターフェイス・ユニット
25.4.8. NoCトレースポート
25.4.9. エンベデッド・クロス・トリガー・システム
25.4.10. エンベデッド・トレース・マクロセル
25.4.11. HPSのデバッグAPBインターフェイス
25.4.12. FPGAインターフェイス
25.4.13. デバッグクロック
25.4.14. デバッグのリセット
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19.4.2.3. SPI割り込み
SPIコントローラーは、マスク可能な結合割り込み要求をサポートします。結合割り込み要求は、マスク後の、ほかのすべてのSPI割り込みのOR結果です。SPI割り込みはすべて、アクティブHighの極性レベルをもちます。SPI割り込みは次のように説明されます。†
- Transmit FIFO Empty Interrupt – 送信FIFOバッファーがしきい値の値以下であり、アンダーランを防ぐためのサービスが必要な場合に設定されます。ソフトウェアでプログラミング可能なレジスターを介して設定されるしきい値の値は、割り込みが生成される送信FIFOバッファーエントリーのレベルを決定します。この割り込みは、送信FIFOバッファーにデータが書き込まれ、しきい値のレベルを超えるとハードウェアによってクリアされます。†
- Transmit FIFO Overflow Interrupt – 送信FIFOバッファーが完全に満たされた後で、マスターが送信FIFOバッファーにデータの書き込みを試みた場合に設定されます。設定されると、それ以降のデータ書き込みは破棄されます。この割り込みは、Transmit FIFO Overflow Interrupt Clear Register (TXOICR) を読み出すまで維持されます。†
- Receive FIFO Full Interrupt – 受信FIFOバッファーがしきい値に1を加えた値以上になり、オーバーフローを防ぐためのサービスが必要な場合に設定されます。ソフトウェアでプログラミング可能なレジスターを介して設定されるしきい値の値は、割り込みが生成される受信FIFOバッファーエントリーのレベルを決定します。この割り込みは、受信FIFOバッファーからデータが読み出され、しきい値のレベルを下回るとハードウェアによってクリアされます。†
- Receive FIFO Overflow Interrupt – 受信FIFOバッファーが完全に満たされた後で、受信ロジックが受信FIFOバッファーにデータの配置を試みた場合に設定されます。設定されると、それ以降に受信するデータは破棄されます。この割り込みは、Receive FIFO Overflow Interrupt Clear Register (RXOICR) を読み出すまで維持されます。†
- Receive FIFO Underflow Interrupt – 受信FIFOバッファーが空の際に、システム・バス・アクセスで受信FIFOバッファーからの読み出しを試みた場合に設定されます。設定されると、受信FIFOバッファーからは0が読み戻されます。この割り込みは、Receive FIFO Underflow Interrupt Clear Register (RXUICR) を読み出すまで維持されます。†
- Combined Interrupt Request – マスク後の上記すべての割り込み要求のOR結果です。この割り込み信号をマスクするには、他のSPI割り込み要求をすべてマスクする必要があります。†
Transmit FIFO Overflow、Transmit FIFO Empty、Receive FIFO Full、Receive FIFO Underflow、Receive FIFO Overflowの割り込みはすべて、Interrupt Mask Register (IMR) を使用して個別にマスクすることができます。†