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1. インテル® Agilex™ ハード・プロセッサー・システムのテクニカル・リファレンス・マニュアル改訂履歴
2. ハード・プロセッサー・システムの概要
3. Cortex-A53 MPCoreプロセッサー
4. キャッシュ・コヒーレンシー・ユニット
5. システムメモリー管理ユニット
6. システム・インターコネクト
7. ブリッジ
8. DMAコントローラー
9. オンチップRAM
10. ECC (エラー検出訂正) コントローラー
11. クロック・マネージャー
12. システム・マネージャー
13. リセット・マネージャー
14. ハード・プロセッサー・システムのI/Oピンの多重化
15. NANDフラッシュ・コントローラー
16. SD/MMCコントローラー
17. イーサネット・メディア・アクセス・コントローラー
18. USB 2.0 OTGコントローラー
19. SPIコントローラー
20. I2Cコントローラー
21. UARTコントローラー
22. 汎用I/Oインターフェイス
23. タイマー
24. ウォッチドッグ・タイマー
25. CoreSightのデバッグとトレース
A. ブートとコンフィグレーション
B. HPSを介したセキュア・デバイス・マネージャーQuad SPIフラッシュ・コントローラーへのアクセス
3.5.1. 例外レベル
3.5.2. 仮想化
3.5.3. メモリー管理ユニット
3.5.4. レベル1キャッシュ
3.5.5. レベル2メモリーシステム
3.5.6. スヌープ制御ユニット
3.5.7. 暗号化による拡張
3.5.8. NEONマルチメディア・プロセッシング・エンジン
3.5.9. 浮動小数点演算装置
3.5.10. ACEバス・インターフェイス
3.5.11. アボート処理
3.5.12. キャッシュ保護
3.5.13. 汎用割り込みコントローラー
3.5.14. 汎用タイマー
3.5.15. デバッグモジュール
3.5.16. キャッシュ・コヒーレンシー・ユニット
3.5.17. クロックソース
25.4.1. デバッグ・アクセス・ポート
25.4.2. CoreSight SoC-400タイムスタンプ・ジェネレーター
25.4.3. システム・トレース・マクロセル
25.4.4. トレースファネル
25.4.5. CoreSightのトレース・メモリー・コントローラー
25.4.6. AMBAトレース・バス・レプリケーター
25.4.7. トレース・ポート・インターフェイス・ユニット
25.4.8. NoCトレースポート
25.4.9. エンベデッド・クロス・トリガー・システム
25.4.10. エンベデッド・トレース・マクロセル
25.4.11. HPSのデバッグAPBインターフェイス
25.4.12. FPGAインターフェイス
25.4.13. デバッグクロック
25.4.14. デバッグのリセット
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11.3.4. ハードウェアでシーケンス化されるクロックグループ
ハードウェアでシーケンス化されるクロックグループは、MPUのクロックとインターコネクト のクロックで構成されます。次の図は、外部バイパス・マルチプレクサー、ハードウェアで管理される外部カウンターと分周器、およびクロックゲートを示しています。ハードウェアで管理されるクロックの場合、クロックのグループには、クロックゲートに対するソフトウェア・イネーブルが1つだけあります。そのため、そのクロックのグループはすべてまとめて有効または無効になります。わずかな例外として、 インターコネクト には5つのソフトウェア・イネーブルがあり、MPUには2つのソフトウェア・イネーブルがあります。
ソフトウェア・イネーブル | アクセス | 説明 |
---|---|---|
csclken | RW | デバッグクロックの出力を有効にします (cs_at_clk、cs_pdbg_clk、cs_trace_clk) |
l4spclken | RW | クロックl4_sp_clkの出力を有効にします |
l4mpclken | RW | クロックl4_mp_clkの出力を有効にします |
l4mainclken | RW | クロックl4_main_clkの出力を有効にします |
ソフトウェア・イネーブル | アクセス | 説明 |
---|---|---|
mpuclken | RW | MPUインターフェイスへのmpu_clk、mpu_periph_clk、mpu_ccu_clkを有効にします |
図 31. ハードウェア・クロック・グループ
クロック出力グループ | システムクロック名 | 周波数18の値 | ブート周波数 | 用途 |
---|---|---|---|---|
MPU | mpu_clk | PLL C0 | boot_clk | CPUの0から3を含むMPUシステム・コンプレックス |
mpu_ccu_clk | mpu_clk/2 | boot_clk | MPUレベル2 (L2) RAM | |
mpu_periph_clk | mpu_clk/4 | boot_clk | 割り込み、タイマー、ウォッチドッグなどのMPUペリフェラル | |
インターコネクト | l3_main_free_clk | PLL C1 | boot_clk | L3インターコネクト |
l4_sys_free_clk | l3_main_free_clk/{2、4} | boot_clk/2 | L4インターコネクト | |
l4_main_clk | l3_main_free_clk/{1、2、4、8} | boot_clk | L4メインバス | |
l4_mp_clk | l3_main_free_clk/{1、2、4、8} | boot_clk | L4 MPバス | |
l4_sp_clk | l3_main_free_clk/{1、2、4、8} | boot_clk/2 | L4 SPバス | |
cs_at_clk | l3_main_free_clk/{1、2、4、8} | boot_clk | CoreSightデバッグ・トレース・バス | |
cs_pdbg_clk | l3_main_free_clk/{1、4} | boot_clk/2 | デバッグ・アクセス・ポート (DAP) とデバッグ・ペリフェラル・バス | |
cs_trace_clk | l3_main_free_clk/{1、2、4、8} | cs_at_clk/4 boot_clk/4 | CoreSightデバッグ・トレース・ポート・インターフェイス・ユニット (TPIU) |
18 クロック周波数はすべて、Fmaxよりも小さくする必要があります。