インテルのみ表示可能 — GUID: amr1659642053048
Ixiasoft
1. インテル® Agilex™ ハード・プロセッサー・システムのテクニカル・リファレンス・マニュアル改訂履歴
2. ハード・プロセッサー・システムの概要
3. Cortex-A53 MPCoreプロセッサー
4. キャッシュ・コヒーレンシー・ユニット
5. システムメモリー管理ユニット
6. システム・インターコネクト
7. ブリッジ
8. DMAコントローラー
9. オンチップRAM
10. ECC (エラー検出訂正) コントローラー
11. クロック・マネージャー
12. システム・マネージャー
13. リセット・マネージャー
14. ハード・プロセッサー・システムのI/Oピンの多重化
15. NANDフラッシュ・コントローラー
16. SD/MMCコントローラー
17. イーサネット・メディア・アクセス・コントローラー
18. USB 2.0 OTGコントローラー
19. SPIコントローラー
20. I2Cコントローラー
21. UARTコントローラー
22. 汎用I/Oインターフェイス
23. タイマー
24. ウォッチドッグ・タイマー
25. CoreSightのデバッグとトレース
A. ブートとコンフィグレーション
B. HPSを介したセキュア・デバイス・マネージャーQuad SPIフラッシュ・コントローラーへのアクセス
3.5.1. 例外レベル
3.5.2. 仮想化
3.5.3. メモリー管理ユニット
3.5.4. レベル1キャッシュ
3.5.5. レベル2メモリーシステム
3.5.6. スヌープ制御ユニット
3.5.7. 暗号化による拡張
3.5.8. NEONマルチメディア・プロセッシング・エンジン
3.5.9. 浮動小数点演算装置
3.5.10. ACEバス・インターフェイス
3.5.11. アボート処理
3.5.12. キャッシュ保護
3.5.13. 汎用割り込みコントローラー
3.5.14. 汎用タイマー
3.5.15. デバッグモジュール
3.5.16. キャッシュ・コヒーレンシー・ユニット
3.5.17. クロックソース
25.4.1. デバッグ・アクセス・ポート
25.4.2. CoreSight SoC-400タイムスタンプ・ジェネレーター
25.4.3. システム・トレース・マクロセル
25.4.4. トレースファネル
25.4.5. CoreSightのトレース・メモリー・コントローラー
25.4.6. AMBAトレース・バス・レプリケーター
25.4.7. トレース・ポート・インターフェイス・ユニット
25.4.8. NoCトレースポート
25.4.9. エンベデッド・クロス・トリガー・システム
25.4.10. エンベデッド・トレース・マクロセル
25.4.11. HPSのデバッグAPBインターフェイス
25.4.12. FPGAインターフェイス
25.4.13. デバッグクロック
25.4.14. デバッグのリセット
インテルのみ表示可能 — GUID: amr1659642053048
Ixiasoft
6.4.4. (推奨される) システム・メモリー・マッピング・スキーム例
ECCを使用している場合は、FPGA (FPGA-to-HPS 経由) メモリーマップとMPUメモリーマップが一致している必要があります。ECCの計算時に、内部アドレスビットはすべて使用されます。よって、ECCダブルビット・エラー (DBE) を防ぐには、DDRメモリーへのアクセスに使用されるアドレス全体が、そのメモリーのすべてのマスターで同じである必要があります。インテルでは、すべてのメモリースパンで一貫する次のメモリーマップを使用することを強く推奨しています。
合計DDRサイズ | 外部DDRアドレス範囲 | MPUのアドレス範囲 | FPGAのアドレス範囲 (FPGA-to-HPS) |
---|---|---|---|
2GB | 0x00_0000_0000 – 0x00_7FFF_FFFF | 0x00_0000_0000 – 0x00_7FFF_FFFF | 0x00_0000_0000 – 0x00_7FFF_FFFF |
4GB | 0x00_0000_0000 – 0x00_7FFF_FFFF | 0x00_0000_0000 – 0x00_7FFF_FFFF | 0x00_0000_0000 – 0x00_7FFF_FFFF |
0x00_8000_0000 – 0x00_FFFF_FFFF | 0x10_8000_0000 – 0x10_FFFF_FFFF | 0x10_8000_0000 – 0x10_FFFF_FFFF | |
8GB | 0x00_0000_0000 – 0x00_7FFF_FFFF | 0x00_0000_0000 – 0x00_7FFF_FFFF | 0x00_0000_0000 – 0x00_7FFF_FFFF |
0x00_8000_0000 – 0x01_FFFF_FFFF | 0x10_8000_0000 – 0x11_FFFF_FFFF | 0x10_8000_0000 – 0x11_FFFF_FFFF | |
16GB | 0x00_0000_0000 – 0x00_7FFF_FFFF | 0x00_0000_0000 – 0x00_7FFF_FFFF | 0x00_0000_0000 – 0x00_7FFF_FFFF |
0x00_8000_0000 – 0x03_FFFF_FFFF | 0x10_8000_0000 – 0x13_FFFF_FFFF | 0x10_8000_0000 – 0x13_FFFF_FFFF | |
32GB | 0x00_0000_0000 – 0x00_7FFF_FFFF | 0x00_0000_0000 – 0x00_7FFF_FFFF | 0x00_0000_0000 – 0x00_7FFF_FFFF |
0x00_8000_0000 – 0x07_FFFF_FFFF | 0x10_8000_0000 – 0x17_FFFF_FFFF | 0x10_8000_0000 – 0x17_FFFF_FFFF | |
64GB | 0x00_0000_0000 – 0x00_7FFF_FFFF | 0x00_0000_0000 – 0x00_7FFF_FFFF | 0x00_0000_0000 – 0x00_7FFF_FFFF |
0x00_8000_0000 – 0x0F_FFFF_FFFF | 0x10_8000_0000 – 0x1F_FFFF_FFFF | 0x10_8000_0000 – 0x1F_FFFF_FFFF |
- インテルでは、U-boot DTSメモリー領域のエイリアスを更新し、FPGA のメモリーマップとHPSのメモリーマップを一致させることを推奨しています。詳細は、 How to configure FPGA-to-SDRAM interface when ECC is turned on の例を参照してください。
- インテルでは、U-boot SPLでFPGA-to-SDRAM MPUファイアウォール領域の設定をコンフィグレーションすることを推奨しています。詳細は、 How to configure FPGA-to-SDRAM interface when ECC is turned on の例を参照してください。