インテルのみ表示可能 — GUID: car1508773693579
Ixiasoft
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10.3.1.6.4. RLDRAM 3のデータ、DM、QVLD信号
インテルのデバイスは、専用のDQS位相シフト回路を使用して入力されるQK信号を読み出し時にシフトし、PLLを使用してDKとDK#信号を書き込み時にDQ信号に対して中央にアライメントします。
RLDRAM 3の場合、データマスク (DM) ピンは書き込み時にのみ使用されます。メモリー・コントローラーは書き込みが有効な場合にDM信号をLowに駆動し、DQ信号をマスクする際はそれをHighに駆動します。
RLDRAM 3の場合、メモリーデバイスごとに2つのDMピンがあります。DM0はx18デバイスの下位バイトとx36デバイスのDQ[8:0]、DQ[26:18] をマスクするために使用されます。DM1はx18デバイスの上位バイトとx36デバイスのDQ[17:9]、DQ[35:27] をマスクするために使用されます。
メモリーデバイスへの入力におけるDMのタイミング要件は、DQデータのタイミング要件と同じです。書き込みクロックでクロックされるDDRレジスターはDM信号を作成します。これは、DQとDM信号間のスキューを低減します。
RLDRAM 3デバイスの書き込みDQとDMピンのセットアップ時間 (tDS) とホールド時間 (tDH) は、DKまたはDK#クロックのエッジに対応します。DKとDK#信号はシステムクロックのポジティブエッジで生成されるため、CKまたはCK#のポジティブエッジはそれぞれDKまたはDK#のポジティブエッジにアライメントされ、tCKDKの要件を満たします。DQおよびDM信号はシフトされたクロックでクロックされるため、DKまたはDK#のエッジはRLDRAM 3デバイスに到着した際にDQとDM信号に対して中央でアライメントされます。
クロック、データ、DMのボードトレース長は厳密に一致させ、それらの信号の到着時間におけるスキューを最小限に抑える必要があります。
RLDRAM 3デバイスにはまた、有効な読み出しデータを示すQVLDピンがあります。QVLD信号はQKまたはQK#にエッジでアライメントされており、メモリーからデータが出力される約1/2クロックサイクル前にHighになります。