インテルのみ表示可能 — GUID: mhi1457029966977
Ixiasoft
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4.3.2. AFIの書き込みシーケンスのタイミング図
wlat=0での書き込みシーケンス
ハーフレートとクォーターレートでは、writeコマンドがPHYクロックの最初のメモリークロックで送信される場合 (例えばafi_cs_n[0] = 0)、そのアクセスはアライメントされたアクセスと呼ばれます。それ以外は、アライメントされていないアクセスと呼ばれます。アライメントされたアクセスとアライメントされていないアクセスのどちらか、もしくは両方を使用することができますが、writeコマンドと対応する書き込みデータ間の距離が、AFIインターフェイスで一定であることを確認する必要があります。例えば、コマンドがPHYクロックの2番目のメモリークロックで送信される場合、書き込みデータもまた、PHYクロックの2番目のメモリークロックで開始する必要があります。
次の図は、アライメントされたアクセスとアライメントされていないアクセスの両方を表しています。最初の3つの書き込みコマンドはアライメントされたアクセスで、afi_commandのLSBで発行されます。4番目の書き込みコマンドはアライメントされていないアクセスで、異なるコマンドスロットで発行されます。AFI信号は、コマンドスロットに応じてシフトする必要があります。
ゼロ以外のwlatでの書き込みシーケンス
afi_wlatはPHYからの信号です。コントローラーは、afi_dqs_burst、afi_wdata_valid、afi_wdata、afi_dm信号をafi_wlatに等しいPHYクロックサイクル数遅延させる必要があります。afi_wlatは静的な値であり、PHYがcal_successをコントローラーにアサートする前にキャリブレーションによって決定されます。次の図は、wlat=1の場合を表しています。wlatはPHYクロックの数であり、wlat=1は、フルレート、ハーフレート、クォーターレートにおいてそれぞれ1、2、4のメモリークロック遅延に等しいことに注意してください。
DQSバースト
DQSプリアンブルを生成するには、1つもしくは2つの完全なメモリー・クロック・サイクル前にafi_dqs_burst信号をアサートする必要があります。DQSプリアンブルはハーフレートとクォーターレートにおいてそれぞれ、1/2および1/4のAFIクロックサイクルに等しくなります。
書き込みプリアンブルが2クロックサイクルに設定されている場合、DDR4では2のDQSプリアンブルが必要です。
次の図は、フルレート、ハーフレート、クォーターレートのコンフィグレーションにおいて、afi_dqs_burstがアサートされるべき方法を表しています。
DBIでの書き込みデータシーケンス (DDR4およびQDRIVのみ)
DDR4の書き込みDBIの機能はPHYでサポートされており、有効になっている場合、PHYはコントローラーの介入なしにDBI信号を送受信します。シーケンスは、AFIインターフェイスにおけるDBI以外のシナリオと同じです。
CRCでの書き込みデータシーケンス (DDR4のみ)
PHYのCRC機能を有効にして使用すると、コントローラーはwriteコマンド間に最低1クロックサイクルを確保するため、PHYはそこにCRCデータを挿入します。writeコマンドを連続して送信すると機能的な障害が発生します。次の図は、CRCモードでの正当なシーケンスを表しています。
0およびRESERVEでマークされているエントリーは、コントローラーによって監視される必要があります。これらのエントリーにおいて情報は許可されません。