デカップリング・パラメーター |
- VTT電圧デカップリングは、コンポーネントおよびプルアップ抵抗付近に配置します。
- デカップリング・キャップは、0.1 uFのキャップを1つおきのVTTピンに使用し、VTTおよびVDDの間に接続します。
- 0.1 uFのキャップおよび0.01 uFのキャップをすべてのVDDQピンに使用します。
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最大トレース長 |
- 最小トレース長に関する厳しい要件はありませんが、トレースをシミュレーションし、シグナル・インテグリティーを確認する必要があります。配線が短いほどより良いタイミングがもたらされます。
- 以下は、DIMMトポロジーのみに適用されます。
- FPGAから最初のDIMMスロットまでのすべての信号の最大トレース長は4.5インチです。
- DIMMスロットからDIMMスロットまでのすべての信号の最大トレース長は0.425インチです。
- 以下は、ディスクリート・コンポーネントのみに適用されます。
- FPGAから最初のコンポーネントまでのアドレス、コマンド、コントロール、およびクロックの最大トレース長は7インチを超えてはいけません。
- FPGAから最初のコンポーネントまでのDQ、DQS、DQS#、およびDMの最大トレース長は5インチです。
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一般的な配線 |
- 適切なVCC およびGNDプレーンに配線します。
- 信号の配線層は、GNDおよび電源プレーン付近に維持します。
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間隔に関するガイドライン |
- 2つの信号層を隣接させて配線しないでください。メモリー・インターフェイスに関連する信号が、適切なGNDまたは電源層の間で配線されていることをかならず確認します。
- DQ/DQS/DMトレースの場合、これらのトレースのエッジ間に最低3Hの間隔 (エアギャップ) を維持します。このHは、その特定のトレースの最も近いリターンパスまでの垂直距離です。
- アドレス/コマンド/制御トレースの場合、これらのトレースのエッジ間に最低3Hの間隔 (エアギャップ) を維持します。このHは、その特定のトレースの最も近いリターンパスまでの垂直距離です。
- クロックトレースの場合、2つのクロックペア間、またはクロックペアとほかのメモリー・インターフェイス・トレース間に最低5Hの間隔を維持します。このHは、その特定のトレースの最も近いリターンパスまでの垂直距離です。
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クロック配線 |
- クロックは内側の層に配線し、外側の層の配線長は500ミル (12.7ミリ) 未満にします。
- クロック信号は、デイジーチェーン・トポロジーで最初のSDRAMから最後のSDRAMに配線します。最初のSDRAMから最後のSDRAMまでの最大長は、DDR3の場合は0.69 tCK、 DDR4の場合は1.5 tCKを超えてはいけません。異なるDIMMのコンフィグレーションには、適切な JEDEC* 仕様を確認します。
- これらの信号は、次の間隔を維持する必要があります。
- クロックは、クロックペア間において±5 psで長さを一致させる必要があります。
- クロックは、並列配線時に正の信号 (p) と負の信号 (n) 間において±2 psで長さを一致させる必要があります。
- 異なるペア間の間隔は差動ペアのトレース幅の最低2倍に維持し、損失を最小限に抑え、インターコネクトの密度を最大にします。
- ビアへの伝送経路の不一致を回避するため、インテルでは、GSSG (Ground Signal Signal Ground) トポロジーをクロックパターンに使用することを推奨しています (GND|CLKP|CKLN|GND)。
- アドレスおよびコマンドはすべて、±20 ps以内でクロック信号と一致するように各ディスクリート・メモリー・コンポーネントに配線します。次の図を参照ください。
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アドレスおよびコマンドの配線 |
- アドレスおよびコマンド信号はデイジーチェーン・トポロジーで最初のSDRAMから最後のSDRAMまで配線します。最初のSDRAMから最後のSDRAMの最大長は、DDR3の場合は0.69 tCK、 DDR4の場合は1.5 tCKを超えてはいけません。異なるDIMMのコンフィグレーションには、適切な JEDEC* 仕様を確認します。
- UDIMMはクロストークの影響をより受けやすく、一般的にバッファー付きDIMMよりもノイズが多くなります。そのため、UDIMMのアドレスおよびコマンド信号は、データ信号 (DQ) およびデータマスク信号 (DM) とは異なる層により広い間隔で配線します。
- 差動クロック信号 (CK) とクロックイネーブル信号 (CKE) をアドレス信号付近に配線しないでください。
- アドレスおよびコマンドはすべて、±20 ps以内でクロック信号と一致するように各ディスクリート・メモリー・コンポーネントに配線します。次の図を参照ください。
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DQ、DM、DQSの配線規則 |
- トレース長の一致要件はすべて、FPGAパッケージのボールからSDRAMパッケージのボールまでのものです。これは、異なるDIMM Rawカードのトレースの不一致を考慮する必要があることを意味します。
- 特定のバイトレーン・グループ内のDQ、DQS、およびDM信号はすべて、最大偏差±10 psで長さを一致させる必要があります。
- 特定のバイトレーン・グループ内のDQ、DQS、およびDM信号はすべて同じ層に配線し、異なる層間での伝送速度差を回避します。これに従わない場合、グループ内のスキューが増加します。
- FPGAが20 psを超えるDQグループのスキューを調整すると考えないでください。スキュー・アルゴリズムは、次の不確実性のみを取り除きます。
- 最小および最大のダイIOEのスキューまたは遅延の不一致
- 最小および最大のデバイス・パッケージ・スキューまたは不一致
- 20 psのボード遅延の不一致
- メモリー・コンポーネントのDQスキューの不一致
- 上記4つのパラメーターのいずれかが増加すると、スキュー調整アルゴリズムが制限されるリスクが発生し、観測されたシステムスキュー全体を補正することができなくなります。アルゴリズムが補正を制限することなく調整を行うことができない場合、タイミング解析ではマージンの縮小が示されます。
- レベリングを備えるメモリー・インターフェイスの場合、各デバイスのDQSとクロック信号間のタイミングはtDQSSを満たすように動的にキャリブレーションされます。スキューがレベリング回路の能力を超えないようにするために、次の規則に従います。
- すべてのデバイスにおいてクロック信号の伝播遅延がDQS信号の伝播遅延よりも短くないこと。(CKi) – DQSi > 0; 0 < i < コンポーネント数 – 1。DIMMの場合、CKトレースがDIMMコネクターで最長のDQSトレースよりも長いことを確認します。
- グループ間のCLKとDQS信号の合計スキューは1クロックサイクル未満であること。(CKi+ DQSi) max – (CKi+ DQSi) min < 1 × tCK (DIMMトポロジーを使用している場合、遅延およびスキューは実際のDIMMの値を考慮に入れる必要があります)。
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間隔に関するガイドライン |
- 2つの信号層を隣接させて配線しないでください。メモリー・インターフェイスに関連する信号が、適切なGNDまたは電源層の間で配線されていることをかならず確認します。
- DQ/DQS/DMトレースの場合、これらのトレースのエッジ間に最低3Hの間隔 (エアギャップ) を維持します。このHは、その特定のトレースの最も近いリターンパスまでの垂直距離です。
- アドレス/コマンド/制御トレースの場合、これらのトレースのエッジ間に最低3Hの間隔 (エアギャップ) を維持します。このHは、その特定のトレースの最も近いリターンパスまでの垂直距離です。
- クロックトレースの場合、2つのクロックペア間、またはクロックペアとほかのメモリー・インターフェイス・トレース間に最低5Hの間隔を維持します。このHは、その特定のトレースの最も近いリターンパスまでの垂直距離です。
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インテル® Quartus® Prime開発ソフトウェアのボードレイアウト設定 |
- ボードとI/Oバッファーでタイミング解析を行うには、サードパーティー製のシミュレーション・ツールを使用し、スキュー、ISI、クロストークなどのタイミング情報をすべてシミュレーションします。その後シミュレーション結果をパラメーター・エディターのBoard Settingsタブに入力します。
- サードパーティー製のツールへのアクセスがない場合を除き、Advanced I/O Timingモデル (AIOT) またはボード・トレース・モデルを使用しないでください。AIOTの精度は妥当ですが、HyperLynxなどのツールはより良い結果を提供します。
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表に関する注意
- ポイントツーポイントおよびDIMMのインターフェイス・デザインに関しては、MicronのWebサイト (www.micron.com) を参照ください。
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