インテルのみ表示可能 — GUID: hco1416490818678
Ixiasoft
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9.3.1.6.3. QDR IV SRAMのクロック信号
3つのQDR IVの差動クロックは以下のとおりです。
- アドレスおよびコマンド入力クロックのCKおよびCK#。
- データ入力クロックのDKxおよびDKx#。このxはAもしくはBであり、それぞれのポートを指しています。
- データ出力クロックのQKxおよびQKx#。このxはAもしくはBであり、それぞれのポートを指しています。
QDR IV SRAMデバイスは2つの独立した双方向データポートを備えます。ポートAおよびポートBは、両方のポートでの読み出しおよび書き込み同時トランザクションをサポートします。これらのデータポートは、ダブル・データ・レートのCKとCK#クロックを使用する共通のアドレスポートで制御されます。QDR IV SRAMデバイスごとに1組のCKとCK#ピンがあります。
DKxおよびDKx#は、DQx入力を立ち上がりエッジと立ち下がりエッジの両方でサンプリングします。同様にQKxおよびQKx#は、DQx出力を立ち上がりエッジと立ち下がりエッジの両方でサンプリングします。
QDR IV SRAMデバイスでは、2セットのフリーランニングの差動クロックがデータにともないます。DKxおよびDKx#クロックは差動入力データクロックで、書き込み時に使用されます。QKxおよびQKx#クロックは出力データクロックで、読み出し時に使用されます。DKxとDKx#、またはQKxとQKx#クロックのそれぞれのペアは、9データビットもしくは18データビットに関連付けられます。
インテルFPGA外部メモリー・インターフェイスIPのQKBとQKB#ピンの極性は、FPGAの差動入力バッファーの極性に対してスワップされています。すなわち、メモリー側のQKBピンをFPGA側の入力バッファーのマイナスピンに接続し、メモリー側のQKB#ピンをFPGA側の入力バッファーのプラスピンに接続する必要があります。IPの最上位のポート名はすでにこのスワップを反映していることに注意してください。つまり、mem_qkbはマイナスのバッファー脚に割り当てられ、mem_qkb_nはプラスのバッファー脚に割り当てられています。
QDR IV SRAMデバイスは、x18とx36のバス幅のコンフィグレーションで利用できます。正確なクロックとデータの関係は次のとおりです。
- ×18のデータバス幅のコンフィグレーションの場合、9データビットが書き込みおよび読み出しクロックのそれぞれのペアに関連付けられます。よって、DKxとDKx#ピンが2組、およびQKxまたはQKx#ピンが2組あります。
- ×36のデータバス幅のコンフィグレーションの場合、18データビットが書き込みおよび読み出しクロックのそれぞれのペアに関連付けられます。よって、DKxとDKx#ピンが2組、およびQKxまたはQKx#ピンが2組あります。
CKとDKx、またはCK#とDKx#の間のスキューにはtCKDKのタイミング要件があります。同様に、CKとQKx、またはCK#とQKx#の間のスキューにはtCKQKのタイミング要件があります。