インテルのみ表示可能 — GUID: hco1416491939206
Ixiasoft
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13.1. インターフェイスのコンフィグレーション性能の問題
インテルは、一般的なパフォーマンスに関するガイダンスを提供することに努めていますが、このデータは、メモリー・コンポーネントのタイミング特性、インターフェイス幅、タイミングのディレーティング要件に直接影響する深度、および特定のPCBでの達成スキューとタイミング数値の影響を受けます。
FPGAのタイミングの問題は通常、インターフェイスの負荷またはレイアウトの特性の影響を受けるものではありません。一般的に、特定のデバイスファミリーとスピードグレードの組み合わせに対してインテルが提供するパフォーマンスの数値は、通常達成可能なものです。
FPGA (PHYおよびPHYリセット) のタイミングの問題の解決には、Analyzing Timing of Memory IPの章を参照ください。
達成可能なインターフェイスのタイミング (アドレスおよびコマンド、ハーフレートのアドレスおよびコマンド、読み出しおよび書き込みキャプチャー) は、レイアウトの問題 (スキュー)、負荷の問題 (ディレーティング)、シグナル・インテグリティーの問題 (クロストークのタイミング・ディレーティング)、およびコンポーネントのスピードグレード (メモリーのタイミング・サイズと許容値) の影響を直接受けます。インテルが提供するパフォーマンスに関する数値は通常、デフォルト (シングルランク、バッファーなしDIMM) の場合を記載しています。インテルでは、可能な場合は予想されるパフォーマンスのデータを追加し提供していますが、すべてのコンフィグレーションでfMAXを達成できるわけではありません。インテルでは、インターフェイスのタイミング問題が発生した場合は次の項目を最適化することを推奨しています。
- PCBレイアウトの許容値の改善
- より高速なグレードのメモリー・コンポーネントの使用
- インターフェイスが完全にかつ正しく終端されていることの確認
- 負荷の削減 (ディレーティング係数を下げる)