インテルのみ表示可能 — GUID: hco1416491960760
Ixiasoft
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13.3.1. FPGAのタイミング問題の評価
- .sdcファイルが不適切に インテル® Quartus® Primeプロジェクトに追加されている場合
- インテル® Quartus® Primeの解析と合成の設定が不正確な場合
- インテル® Quartus® Primeのフィッターの設定が不正確な場合
これら問題についてはすべて、推奨される設定の詳細を提供する適切なユーザーガイドを参照し、次の手順に従います。
- IPで生成された.sdcファイルが、プロジェクト・ウィンドウに含める インテル® Quartus® Primeタイミング・アナライザー・ファイルにリストされていることを確認します。
- Analysis and Synthesis Settingsが、Optimization Technique Speedに設定されていることを確認します。
- Fitter Settingsが、Fitter Effort Standard Fitに設定されていることを確認します。
- タイミング・アナライザー Report Ignored Constraintsを使用し、.sdcファイルが正常に適用されていることを確認します。
- タイミング・アナライザー Report Unconstrained Pathsを使用し、すべてのクリティカル・パスが正しく制約されていることを確認します。
以下の条件のいずれかに該当する場合、より複雑なタイミング問題が起こる可能性があります。
- デザインに複数のPHYプロジェクトまたはコア・プロジェクトが含まれる場合
- リソースが多量に使用されるデバイスの場合
- 大きなダイサイズで幅が広く、分散された最大のパフォーマンスのインターフェイスがデザインに含まれる場合
上記の場合はいずれも、PHYまたはコントローラーをFPGA周囲に分配する際に、最適ではない配置結果をもたらす可能性があります。このような問題を評価するには、自動生成されたデザイン例の最上位ファイルのみにデザインを簡略化して、コアがタイミングを満たし、インターフェイスが機能するかを確認します。失敗した場合は、より根本的なタイミングの問題が存在することを意味します。スタンドアロンのデザインでコアのタイミングに合格する場合、この配置およびフィットと完全なデザインの違いを評価します。
Logic Lock (Standard) 領域を使用する、もしくはパーティションをデザインし、メモリー・コントローラーの配置をより適切に定義します。インターフェイスをスタンドアロンで配置後、ほかのインターフェイスにも繰り返して結合し、最後にデザインの残りの部分を追加します。
また、フィッターのシードを使用して、配置およびルーターの努力乗数を増やします。