インテルのみ表示可能 — GUID: mhi1459260564376
Ixiasoft
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3.5.4. コア・クロック・ネットワークの共有
コア・クロック・ネットワークの共有は、次のような理由により検討される場合があります。
- クロック・ドメイン・クロッシングによって課されるエリアとレイテンシーへの影響を最小限に抑えるため。
- コア・クロック・ネットワークの消費を最小限に抑えるため。
複数のメモリー・インターフェイスは、次の条件下において同じコアクロック信号を共有できます。
- メモリー・インターフェイスのプロトコル、レート、周波数、およびPLLリファレンス・クロック・ソースが同じである場合。
- インターフェイスが同じI/O列に属する場合。
- インターフェイスが隣接するバンク位置に属する場合。
複数のメモリー・インターフェイスでコアクロックを共有するには、インターフェイスの1つをマスターとして指定し、残りのインターフェイスをスレーブとして指定する必要があります。パラメーター・エディターのCore clocks sharing設定を使用し、マスターとスレーブを指定します。
RTLで、マスター・インターフェイスからのclks_sharing_master_out信号を、すべてのスレーブ・インターフェイスのclks_sharing_slave_in信号に接続します。マスターおよびスレーブ・インターフェイスはどちらも、出力クロックポートをRTLで公開しますが (emif_usr_clk、afi_clkなど)、信号は同等であるため、マスターとスレーブのクロックポートのどちらを使用するかは問題になりません。
コアクロックの共有には、PLLリファレンス・クロックの共有が必要です。そのため、マスター・インターフェイスのみがPLLリファレンス・クロックの入力ポートを公開します。スレーブ・インターフェイスはすべて、同じPLLリファレンス・クロック信号を使用します。