インテルのみ表示可能 — GUID: mhi1459259454944
Ixiasoft
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3.1. インテル® Stratix® 10 EMIFのアーキテクチャー: 概要
以下は、 インテル® Stratix® 10 EMIFアーキテクチャーの主要なハードウェア機能です。
ハード・シーケンサー
シーケンサーはハードNios IIプロセッサーを採用しており、幅広いプロトコルのメモリー・キャリブレーションを実行できます。シーケンサーは、同じ、または異なるプロトコルの複数のメモリー・インターフェイスで共有できます。
ハードPHY
インテル® Stratix® 10デバイスのPHY回路はシリコンで強化されているため、タイミング・クロージャーを達成し、消費電力を最小限に抑えるという課題が単純になります。
ハード・メモリー・コントローラー
ハード・メモリー・コントローラーはレイテンシーを低減し、外部メモリー・インターフェイスでのコアロジックの消費を最小限に抑えます。ハード・メモリー・コントローラーは、DDR3およびDDR4のメモリー・プロトコルをサポートします。
PHY-Onlyモード
ハード・コントローラー (DDR3、DDR4、およびRLDRAM 3) を使用するプロトコルは、PHYのみのオプションを提供します。これはPHYとシーケンサーのみを生成し、コントローラーを生成しません。このPHY-Onlyモードは、独自のカスタム・ソフト・コントローラーを統合するメカニズムを提供します。
高速PHYクロックツリー
専用高速PHYクロック・ネットワークは、 インテル® Stratix® 10 EMIF IPのI/Oバッファーのクロックを提供します。PHYクロックツリーのジッターおよびデューティー・サイクルの歪みは少なく、データの有効ウィンドウを最大化します。
自動クロック位相アライメント
自動クロック位相アライメント回路は、コア・クロック・ネットワークのクロック位相を動的に調整し、PHYクロック・ネットワークのクロック位相に一致させます。クロック位相アライメント回路は、FPGAコアとペリフェラル間における転送のタイミング・クロージャーを複雑にする可能性があるクロックスキューを最小限に抑えます。
リソースの共有
インテル® Stratix® 10のアーキテクチャーは、メモリー・インターフェイス間のリソースの共有を簡素化します。OCTキャリブレーション・ブロック、 PLLリファレンス・クロック・ピンおよびコアクロックなどのリソースを共有することができます。I/Oサブシステム・マネージャー (I/O SSM) のハードNiosプロセッサーは、列内のすべてのインターフェイスで共有する必要があります。
セクションの内容
インテル Stratix 10 EMIFのアーキテクチャー: I/Oサブシステム
インテル Stratix 10 EMIFのアーキテクチャー: I/O列
インテル Stratix 10 EMIFのアーキテクチャー: I/O SSM
インテル Stratix 10 EMIFのアーキテクチャー: I/Oバンク
インテル Stratix 10 EMIFのアーキテクチャー: I/Oレーン
インテル Stratix 10 EMIFのアーキテクチャー: 入力DQSクロックツリー
インテル Stratix 10 EMIFのアーキテクチャー: PHYクロックツリー
インテル Stratix 10 EMIFのアーキテクチャー: PLLリファレンス・クロック・ネットワーク
インテル Stratix 10 EMIFのアーキテクチャー: クロックの位相アライメント