外部メモリー・インターフェイス・インテル® Stratix® 10 FPGA IPユーザーガイド

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ID 683741
日付 9/30/2019
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ドキュメント目次
ドキュメント目次 x
1. リリース情報 2. 外部メモリー・インターフェイス・ インテル® Stratix® 10 FPGA IPの概要 3. インテル® Stratix® 10 EMIF IPの製品アーキテクチャー 4. インテル® Stratix® 10 EMIF IPにおけるエンドユーザーの信号 5. インテル® Stratix® 10 EMIF – メモリーIPのシミュレーション 6. DDR3における インテル® Stratix® 10 EMIF IP 7. DDR4における インテル® Stratix® 10 EMIF IP 8. QDR II/II+/II+ Xtremeにおける インテル® Stratix® 10 EMIF IP 9. QDR-IVにおける インテル® Stratix® 10 EMIF IP 10. RLDRAM 3における インテル® Stratix® 10 EMIF IP 11. インテル® Stratix® 10 EMIF IPにおけるタイミング・クロージャー 12. コントローラー性能の最適化 13. インテル® Stratix® 10 EMIF IPのデバッグ 14. 外部メモリー・インターフェイス・ インテル® Stratix® 10 FPGA IPユーザーガイドのアーカイブ 15. 外部メモリー・インターフェイス・ インテル® Stratix® 10 FPGA IPユーザーガイドの改訂履歴
2. 外部メモリー・インターフェイス・ インテル® Stratix® 10 FPGA IPの概要 x
2.1. インテル® Stratix® 10 EMIF IPのデザインフロー 2.2. インテル® Stratix® 10 EMIF IPのデザイン・チェックリスト
3. インテル® Stratix® 10 EMIF IPの製品アーキテクチャー x
3.1. インテル® Stratix® 10 EMIFのアーキテクチャー: 概要 3.2. インテル® Stratix® 10 EMIFシーケンサー 3.3. インテル® Stratix® 10 EMIFのキャリブレーション 3.4. インテルStratix 10 EMIF IPコントローラー 3.5. 複数の インテル® Stratix® 10 EMIFでのハードウェア・リソースの共有 3.6. インテル® Stratix® 10 EMIF IPでのユーザーによって要求されるリセット 3.7. ハード・プロセッサー・サブシステムに向けての インテル® Stratix® 10 EMIF 3.8. インテル® Stratix® 10 EMIFピンポンPHY
3.1. インテル® Stratix® 10 EMIFのアーキテクチャー: 概要 x
3.1.1. インテル® Stratix® 10 EMIFのアーキテクチャー: I/Oサブシステム 3.1.2. インテル® Stratix® 10 EMIFのアーキテクチャー: I/O列 3.1.3. インテル® Stratix® 10 EMIFのアーキテクチャー: I/O SSM 3.1.4. インテル® Stratix® 10 EMIFのアーキテクチャー: I/Oバンク 3.1.5. インテル® Stratix® 10 EMIFのアーキテクチャー: I/Oレーン 3.1.6. インテル® Stratix® 10 EMIFのアーキテクチャー: 入力DQSクロックツリー 3.1.7. インテル® Stratix® 10 EMIFのアーキテクチャー: PHYクロックツリー 3.1.8. インテル® Stratix® 10 EMIFのアーキテクチャー: PLLリファレンス・クロック・ネットワーク 3.1.9. インテル® Stratix® 10 EMIFのアーキテクチャー: クロックの位相アライメント
3.2. インテル® Stratix® 10 EMIFシーケンサー x
3.2.1. インテル® Stratix® 10 EMIF DQSトラッキング
3.3. インテル® Stratix® 10 EMIFのキャリブレーション x
3.3.1. インテル® Stratix® 10キャリブレーションの段階 3.3.2. インテル® Stratix® 10キャリブレーションの段階の説明 3.3.3. インテル® Stratix® 10のキャリブレーション・フローチャート 3.3.4. インテル® Stratix® 10のキャリブレーション・アルゴリズム
3.4. インテルStratix 10 EMIF IPコントローラー x
3.4.1. ハード・メモリー・コントローラー 3.4.2. インテル® Stratix® 10ハード・メモリー・コントローラーのレート変換機能
3.4.1. ハード・メモリー・コントローラー x
3.4.1.1. ハード・メモリー・コントローラーの機能 3.4.1.2. ハード・メモリー・コントローラーのメイン制御パス 3.4.1.3. データ・バッファー・コントローラー
3.5. 複数の インテル® Stratix® 10 EMIFでのハードウェア・リソースの共有 x
3.5.1. I/O SSMの共有 3.5.2. I/Oバンクの共有 3.5.3. PLLリファレンス・クロックの共有 3.5.4. コア・クロック・ネットワークの共有
3.7. ハード・プロセッサー・サブシステムに向けての インテル® Stratix® 10 EMIF x
3.7.1. HPSを備える インテル® Stratix® 10 EMIF IPのI/Oバンク使用時の制約 3.7.2. インテル® Stratix® 10 HPSインターフェイスでのEMIFデバッグ・ツールキットの使用
3.8. インテル® Stratix® 10 EMIFピンポンPHY x
3.8.1. インテル® Stratix® 10のピンポンPHY機能の説明 3.8.2. インテル® Stratix® 10ピンポンPHYのアーキテクチャー 3.8.3. インテル® Stratix® 10ピンポンPHYの制限 3.8.4. インテル® Stratix® 10ピンポンPHYのキャリブレーション 3.8.5. ピンポンPHYの使用 3.8.6. ピンポンPHYのシミュレーション・デザイン例
4. インテル® Stratix® 10 EMIF IPにおけるエンドユーザーの信号 x
4.1. インターフェイスと信号の説明 4.2. AFI信号 4.3. AFI 4.0のタイミング図 4.4. インテル® Stratix® 10のメモリー・マップド・レジスター (MMR) 一覧
4.1. インターフェイスと信号の説明 x
4.1.1. DDR3におけるインテルStratix 10 EMIF IPインターフェイス 4.1.2. DDR4におけるインテルStratix 10 EMIF IPインターフェイス 4.1.3. QDR II/II+/II+ XtremeにおけるインテルStratix 10 EMIF IPインターフェイス 4.1.4. QDR-IVにおけるインテルStratix 10 EMIF IPインターフェイス 4.1.5. RLDRAM 3におけるインテルStratix 10 EMIF IPインターフェイス
4.1.1. DDR3におけるインテルStratix 10 EMIF IPインターフェイス x
4.1.1.1. DDR3のlocal_reset_req 4.1.1.2. DDR3のlocal_reset_status 4.1.1.3. DDR3のpll_ref_clk 4.1.1.4. DDR3のpll_locked 4.1.1.5. DDR3のpll_extra_clk_0 4.1.1.6. DDR3のpll_extra_clk_1 4.1.1.7. DDR3のpll_extra_clk_2 4.1.1.8. DDR3のpll_extra_clk_3 4.1.1.9. DDR3のoct 4.1.1.10. DDR3のmem 4.1.1.11. DDR3のstatus 4.1.1.12. DDR3のafi_reset_n 4.1.1.13. DDR3のafi_clk 4.1.1.14. DDR3のafi_half_clk 4.1.1.15. DDR3のafi 4.1.1.16. DDR3のemif_usr_reset_n 4.1.1.17. DDR3のemif_usr_clk 4.1.1.18. DDR3のemif_usr_reset_n_sec 4.1.1.19. DDR3のemif_usr_clk_sec 4.1.1.20. DDR3のcal_debug_reset_n 4.1.1.21. DDR3のcal_debug_clk 4.1.1.22. DDR3のcal_debug_out_reset_n 4.1.1.23. DDR3のcal_debug_out_clk 4.1.1.24. DDR3のclks_sharing_master_out 4.1.1.25. DDR3のclks_sharing_slave_in 4.1.1.26. DDR3のclks_sharing_slave_out 4.1.1.27. DDR3のctrl_amm 4.1.1.28. DDR3のctrl_auto_precharge 4.1.1.29. DDR3のctrl_user_priority 4.1.1.30. DDR3のctrl_ecc_user_interrupt 4.1.1.31. DDR3のctrl_ecc_readdataerror 4.1.1.32. DDR3のctrl_mmr_slave 4.1.1.33. DDR3のhps_emif 4.1.1.34. DDR3のcal_debug 4.1.1.35. DDR3のcal_debug_out
4.1.2. DDR4におけるインテルStratix 10 EMIF IPインターフェイス x
4.1.2.1. DDR4のlocal_reset_req 4.1.2.2. DDR4のlocal_reset_status 4.1.2.3. DDR4のpll_ref_clk 4.1.2.4. DDR4のpll_locked 4.1.2.5. DDR4のpll_extra_clk_0 4.1.2.6. DDR4のpll_extra_clk_1 4.1.2.7. DDR4のpll_extra_clk_2 4.1.2.8. DDR4のpll_extra_clk_3 4.1.2.9. DDR4のoct 4.1.2.10. DDR4のmem 4.1.2.11. DDR4のstatus 4.1.2.12. DDR4のafi_reset_n 4.1.2.13. DDR4のafi_clk 4.1.2.14. DDR4のafi_half_clk 4.1.2.15. DDR4のafi 4.1.2.16. DDR4のemif_usr_reset_n 4.1.2.17. DDR4のemif_usr_clk 4.1.2.18. DDR4のemif_usr_reset_n_sec 4.1.2.19. DDR4のemif_usr_clk_sec 4.1.2.20. DDR4のcal_debug_reset_n 4.1.2.21. DDR4のcal_debug_clk 4.1.2.22. DDR4のcal_debug_out_reset_n 4.1.2.23. DDR4のcal_debug_out_clk 4.1.2.24. DDR4のclks_sharing_master_out 4.1.2.25. DDR4のclks_sharing_slave_in 4.1.2.26. DDR4のclks_sharing_slave_out 4.1.2.27. DDR4のctrl_amm 4.1.2.28. DDR4のctrl_auto_precharge 4.1.2.29. DDR4のctrl_user_priority 4.1.2.30. DDR4のctrl_ecc_user_interrupt 4.1.2.31. DDR4のctrl_ecc_readdataerror 4.1.2.32. DDR4のctrl_mmr_slave 4.1.2.33. DDR4のhps_emif 4.1.2.34. DDR4のcal_debug 4.1.2.35. DDR4のcal_debug_out
4.1.3. QDR II/II+/II+ XtremeにおけるインテルStratix 10 EMIF IPインターフェイス x
4.1.3.1. QDR II/II+/II+ Xtremeのlocal_reset_req 4.1.3.2. QDR II/II+/II+ Xtremeのlocal_reset_status 4.1.3.3. QDR II/II+/II+ Xtremeのpll_ref_clk 4.1.3.4. QDR II/II+/II+ Xtremeのpll_locked 4.1.3.5. QDR II/II+/II+ Xtremeのpll_extra_clk_0 4.1.3.6. QDR II/II+/II+ Xtremeのpll_extra_clk_1 4.1.3.7. QDR II/II+/II+ Xtremeのpll_extra_clk_2 4.1.3.8. QDR II/II+/II+ Xtremeのpll_extra_clk_3 4.1.3.9. QDR II/II+/II+ Xtremeのoct 4.1.3.10. QDR II/II+/II+ Xtremeのmem 4.1.3.11. QDR II/II+/II+ Xtremeのstatus 4.1.3.12. QDR II/II+/II+ Xtremeのemif_usr_reset_n 4.1.3.13. QDR II/II+/II+ Xtremeのemif_usr_clk 4.1.3.14. QDR II/II+/II+ Xtremeのcal_debug_reset_n 4.1.3.15. QDR II/II+/II+ Xtremeのcal_debug_clk 4.1.3.16. QDR II/II+/II+ Xtremeのcal_debug_out_reset_n 4.1.3.17. QDR II/II+/II+ Xtremeのcal_debug_out_clk 4.1.3.18. QDR II/II+/II+ Xtremeのclks_sharing_master_out 4.1.3.19. QDR II/II+/II+ Xtremeのclks_sharing_slave_in 4.1.3.20. QDR II/II+/II+ Xtremeのclks_sharing_slave_out 4.1.3.21. QDR II/II+/II+ Xtremeのctrl_amm 4.1.3.22. QDR II/II+/II+ Xtremeのcal_debug 4.1.3.23. QDR II/II+/II+ Xtremeのcal_debug_out
4.1.4. QDR-IVにおけるインテルStratix 10 EMIF IPインターフェイス x
4.1.4.1. QDR-IVのlocal_reset_req 4.1.4.2. QDR-IVのlocal_reset_status 4.1.4.3. QDR-IVのpll_ref_clk 4.1.4.4. QDR-IVのpll_locked 4.1.4.5. QDR-IVのpll_extra_clk_0 4.1.4.6. QDR-IVのpll_extra_clk_1 4.1.4.7. QDR-IVのpll_extra_clk_2 4.1.4.8. QDR-IVのpll_extra_clk_3 4.1.4.9. QDR-IVのoct 4.1.4.10. QDR-IVのmem 4.1.4.11. QDR-IVのstatus 4.1.4.12. QDR-IVのafi_reset_n 4.1.4.13. QDR-IVのafi_clk 4.1.4.14. QDR-IVのafi_half_clk 4.1.4.15. QDR-IVのafi 4.1.4.16. QDR-IVのemif_usr_reset_n 4.1.4.17. QDR-IVのemif_usr_clk 4.1.4.18. QDR-IVのcal_debug_reset_n 4.1.4.19. QDR-IVのcal_debug_clk 4.1.4.20. QDR-IVのcal_debug_out_reset_n 4.1.4.21. QDR-IVのcal_debug_out_clk 4.1.4.22. QDR-IVのclks_sharing_master_out 4.1.4.23. QDR-IVのclks_sharing_slave_in 4.1.4.24. QDR-IVのclks_sharing_slave_out 4.1.4.25. QDR-IVのctrl_amm 4.1.4.26. QDR-IVのcal_debug 4.1.4.27. QDR-IVのcal_debug_out
4.1.5. RLDRAM 3におけるインテルStratix 10 EMIF IPインターフェイス x
4.1.5.1. RLDRAM 3のlocal_reset_req 4.1.5.2. RLDRAM 3のlocal_reset_status 4.1.5.3. RLDRAM 3のpll_ref_clk 4.1.5.4. RLDRAM 3のpll_locked 4.1.5.5. RLDRAM 3のpll_extra_clk_0 4.1.5.6. RLDRAM 3のpll_extra_clk_1 4.1.5.7. RLDRAM 3のpll_extra_clk_2 4.1.5.8. RLDRAM 3のpll_extra_clk_3 4.1.5.9. RLDRAM 3のoct 4.1.5.10. RLDRAM 3のmem 4.1.5.11. RLDRAM 3のstatus 4.1.5.12. RLDRAM 3のafi_reset_n 4.1.5.13. RLDRAM 3のafi_clk 4.1.5.14. RLDRAM 3のafi_half_clk 4.1.5.15. RLDRAM 3のafi 4.1.5.16. RLDRAM 3のcal_debug_reset_n 4.1.5.17. RLDRAM 3のcal_debug_clk 4.1.5.18. RLDRAM 3のcal_debug_out_reset_n 4.1.5.19. RLDRAM 3のcal_debug_out_clk 4.1.5.20. RLDRAM 3のclks_sharing_master_out 4.1.5.21. RLDRAM 3のclks_sharing_slave_in 4.1.5.22. RLDRAM 3のclks_sharing_slave_out 4.1.5.23. RLDRAM 3のcal_debug 4.1.5.24. RLDRAM 3のcal_debug_out
4.2. AFI信号 x
4.2.1. AFIのクロックおよびリセット信号 4.2.2. AFIのアドレスおよびコマンド信号 4.2.3. AFIの書き込みデータ信号 4.2.4. AFIの読み出しデータ信号 4.2.5. AFIのキャリブレーション・ステータス信号 4.2.6. AFIのシャドーレジスター管理信号
4.3. AFI 4.0のタイミング図 x
4.3.1. AFIのアドレスおよびコマンドのタイミング図 4.3.2. AFIの書き込みシーケンスのタイミング図 4.3.3. AFIの読み出しシーケンスのタイミング図 4.3.4. AFIキャリブレーション・ステータスのタイミング図
4.4. インテル® Stratix® 10のメモリー・マップド・レジスター (MMR) 一覧 x
4.4.1. ctrlcfg0 4.4.2. ctrlcfg1 4.4.3. dramtiming0 4.4.4. caltiming0 4.4.5. caltiming1 4.4.6. caltiming2 4.4.7. caltiming3 4.4.8. caltiming4 4.4.9. caltiming9 4.4.10. dramaddrw 4.4.11. sideband0 4.4.12. sideband1 4.4.13. sideband4 4.4.14. sideband6 4.4.15. sideband7 4.4.16. sideband9 4.4.17. sideband11 4.4.18. sideband12 4.4.19. sideband13 4.4.20. sideband14 4.4.21. dramsts 4.4.22. niosreserve0 4.4.23. niosreserve1 4.4.24. sideband16 4.4.25. ecc3: ECCエラーおよび割り込みコンフィグレーション 4.4.26. ecc4: ステータスとエラー情報 4.4.27. ecc5: 最新のSBEまたはDBEのアドレス 4.4.28. ecc6: 最新の見送られた訂正コマンドのアドレス 4.4.29. ecc7: 最新のSBEまたはDBEのアドレスの拡張 4.4.30. sc8: 最新の見送られた訂正コマンドのアドレスの拡張
5. インテル® Stratix® 10 EMIF – メモリーIPのシミュレーション x
5.1. シミュレーションのオプション 5.2. シミュレーションの概要
5.2. シミュレーションの概要 x
5.2.1. キャリブレーション・モデル 5.2.2. Abstract PHYのシミュレーション 5.2.3. シミュレーション・スクリプト 5.2.4. Verilog HDLでの機能的なシミュレーション 5.2.5. VHDLでの機能的なシミュレーション 5.2.6. デザイン例のシミュレーション
6. DDR3における インテル® Stratix® 10 EMIF IP x
6.1. パラメーターの説明 6.2. ボードスキューの計算式 6.3. ピンおよびリソースのプランニング 6.4. DDR3におけるボード・デザイン・ガイドライン
6.1. パラメーターの説明 x
6.1.1. インテルStratix 10 EMIF IPにおけるDDR3のパラメーター: General 6.1.2. インテルStratix 10 EMIF IPにおけるDDR3のパラメーター: FPGA I/O 6.1.3. インテルStratix 10 EMIF IPにおけるDDR3のパラメーター: Memory 6.1.4. インテルStratix 10 EMIF IPにおけるDDR3のパラメーター: Mem I/O 6.1.5. インテルStratix 10 EMIF IPにおけるDDR3のパラメーター: Mem Timing 6.1.6. インテルStratix 10 EMIF IPにおけるDDR3のパラメーター: Board 6.1.7. インテルStratix 10 EMIF IPにおけるDDR3のパラメーター: Controller 6.1.8. インテルStratix 10 EMIF IPにおけるDDR3のパラメーター: Diagnostics 6.1.9. インテルStratix 10 EMIF IPにおけるDDR3のパラメーター: Example Designs
6.2. ボードスキューの計算式 x
6.2.1. DDR3におけるボード・スキュー・パラメーターの計算式
6.3. ピンおよびリソースのプランニング x
6.3.1. インターフェイス・ピン 6.3.2. FPGAリソース 6.3.3. インテル® Stratix® 10 EMIF IPにおけるピンのガイドライン
6.3.1. インターフェイス・ピン x
6.3.1.1. ピン要件の見積もり 6.3.1.2. DIMMのオプション 6.3.1.3. インターフェイスの最大数
6.3.2. FPGAリソース x
6.3.2.1. OCT 6.3.2.2. PLL
6.3.3. インテル® Stratix® 10 EMIF IPにおけるピンのガイドライン x
6.3.3.1. 一般的なガイドライン 6.3.3.2. コマンドおよびアドレス信号 6.3.3.3. クロック信号 6.3.3.4. データ、データストローブ、DM/DBI、およびオプションのECC信号 6.3.3.5. リソース共有ガイドライン (複数のインターフェイス) 6.3.3.6. ピンポンPHYの実装
6.4. DDR3におけるボード・デザイン・ガイドライン x
6.4.1. インテル® Stratix® 10デバイスにおける終端およびスルーレート 6.4.2. チャネル・シグナル・インテグリティーの測定 6.4.3. レイアウト手法 6.4.4. デザイン・レイアウト・ガイドライン 6.4.5. パッケージのスキュー調整
6.4.1. インテル® Stratix® 10デバイスにおける終端およびスルーレート x
6.4.1.1. インテル® Stratix® 10デバイスでのダイナミック・オンチップ終端 (OCT) 6.4.1.2. インテル® Stratix® 10デバイスでの終端の選択 6.4.1.3. インテル® Stratix® 10デバイスにおけるオンチップ終端に関する推奨事項 6.4.1.4. スルーレート
6.4.2. チャネル・シグナル・インテグリティーの測定 x
6.4.2.1. 正確なチャネル・シグナル・インテグリティー情報の重要性 6.4.2.2. チャネル・シグナル・インテグリティー測定の理解 6.4.2.3. 計算されたチャネル・シグナル・インテグリティー値の入力方法 6.4.2.4. DDR3のチャネル・シグナル・インテグリティー計算に関するガイドライン
6.4.4. デザイン・レイアウト・ガイドライン x
6.4.4.1. 一般的なレイアウト・ガイドライン 6.4.4.2. レイアウト・ガイドライン 6.4.4.3. 長さ一致の規則 6.4.4.4. 間隔に関するガイドライン 6.4.4.5. クロック、コマンド、およびアドレス信号のフライバイ・ネットワーク・デザイン
6.4.5. パッケージのスキュー調整 x
6.4.5.1. DQ/DQS/DMのスキュー調整 6.4.5.2. アドレスおよびコマンドのスキュー調整 6.4.5.3. インテル® Stratix® 10デバイスでのパッケージスキュー調整に関する推奨事項 6.4.5.4. スキュー調整の例
7. DDR4における インテル® Stratix® 10 EMIF IP x
7.1. パラメーターの説明 7.2. ボードスキューの計算式 7.3. ピンおよびリソースのプランニング 7.4. DDR4におけるボード・デザイン・ガイドライン
7.1. パラメーターの説明 x
7.1.1. インテルStratix 10 EMIF IPにおけるDDR4のパラメーター: General 7.1.2. インテルStratix 10 EMIF IPにおけるDDR4のパラメーター: FPGA I/O 7.1.3. インテルStratix 10 EMIF IPにおけるDDR4のパラメーター: Memory 7.1.4. インテルStratix 10 EMIF IPにおけるDDR4のパラメーター: Mem I/O 7.1.5. インテルStratix 10 EMIF IPにおけるDDR4のパラメーター: Mem Timing 7.1.6. インテルStratix 10 EMIF IPにおけるDDR4のパラメーター: Board 7.1.7. インテルStratix 10 EMIF IPにおけるDDR4のパラメーター: Controller 7.1.8. インテルStratix 10 EMIF IPにおけるDDR4のパラメーター: Diagnostics 7.1.9. インテルStratix 10 EMIF IPにおけるDDR4のパラメーター: Example Designs
7.2. ボードスキューの計算式 x
7.2.1. DDR4におけるボード・スキュー・パラメーターの計算式
7.3. ピンおよびリソースのプランニング x
7.3.1. インターフェイス・ピン 7.3.2. FPGAリソース 7.3.3. インテル® Stratix® 10 EMIF IPにおけるピンのガイドライン 7.3.4. リソース共有ガイドライン (複数のインターフェイス)
7.3.1. インターフェイス・ピン x
7.3.1.1. ピン要件の見積もり 7.3.1.2. DIMMのオプション 7.3.1.3. インターフェイスの最大数
7.3.2. FPGAリソース x
7.3.2.1. OCT 7.3.2.2. PLL
7.3.3. インテル® Stratix® 10 EMIF IPにおけるピンのガイドライン x
7.3.3.1. 一般的なガイドライン 7.3.3.2. コマンドおよびアドレス信号 7.3.3.3. クロック信号 7.3.3.4. データ、データストローブ、DM/DBI、およびオプションのECC信号
7.4. DDR4におけるボード・デザイン・ガイドライン x
7.4.1. インテル® Stratix® 10デバイスにおける終端およびスルーレート 7.4.2. チャネル・シグナル・インテグリティーの測定 7.4.3. レイアウト手法 7.4.4. デザイン・レイアウト・ガイドライン 7.4.5. パッケージのスキュー調整
7.4.1. インテル® Stratix® 10デバイスにおける終端およびスルーレート x
7.4.1.1. インテル® Stratix® 10デバイスでのダイナミック・オンチップ終端 (OCT) 7.4.1.2. DDR4におけるダイナミック・オンダイ終端 (ODT) 7.4.1.3. インテル® Stratix® 10デバイスでの終端の選択 7.4.1.4. インテル® Stratix® 10デバイスにおけるオンチップ終端に関する推奨事項 7.4.1.5. スルーレート
7.4.2. チャネル・シグナル・インテグリティーの測定 x
7.4.2.1. 正確なチャネル・シグナル・インテグリティー情報の重要性 7.4.2.2. チャネル・シグナル・インテグリティー測定の理解 7.4.2.3. 計算されたチャネル・シグナル・インテグリティー値の入力方法 7.4.2.4. DDR4のチャネル・シグナル・インテグリティー計算に関するガイドライン
7.4.4. デザイン・レイアウト・ガイドライン x
7.4.4.1. 一般的なレイアウト・ガイドライン 7.4.4.2. レイアウト・ガイドライン 7.4.4.3. 長さ一致の規則 7.4.4.4. 間隔に関するガイドライン 7.4.4.5. DDR3 およびDDR4 SDRAMの幅の広いインターフェイス (>72ビット) におけるレイアウト・ガイドライン 7.4.4.6. クロック、コマンド、およびアドレス信号のフライバイ・ネットワーク・デザイン 7.4.4.7. クラムシェル・トポロジー 7.4.4.8. DDR4ツインダイデバイスに対する追加レイアウト・ガイドライン
7.4.5. パッケージのスキュー調整 x
7.4.5.1. DQ/DQS/DMのスキュー調整 7.4.5.2. アドレスおよびコマンドのスキュー調整 7.4.5.3. インテル® Stratix® 10デバイスでのパッケージスキュー調整に関する推奨事項 7.4.5.4. スキュー調整の例
8. QDR II/II+/II+ Xtremeにおける インテル® Stratix® 10 EMIF IP x
8.1. パラメーターの説明 8.2. ボードスキューの計算式 8.3. ピンおよびリソースのプランニング 8.4. QDR II/II+/II+ Xtremeにおけるボード・デザイン・ガイドライン
8.1. パラメーターの説明 x
8.1.1. インテルStratix 10 EMIF IPにおけるQDR II/II+/II+ Xtremeのパラメーター: General 8.1.2. インテルStratix 10 EMIF IPにおけるQDR II/II+/II+ Xtremeのパラメーター: FPGA I/O 8.1.3. インテルStratix 10 EMIF IPにおけるQDR II/II+/II+ Xtremeのパラメーター: Memory 8.1.4. インテル Stratix 10 EMIF IPにおけるQDR II/II+/II+ Xtremeのパラメーター: Mem Timing 8.1.5. インテルStratix 10 EMIF IPにおけるQDR II/II+/II+ Xtremeのパラメーター: Board 8.1.6. インテルStratix 10 EMIF IPにおけるQDR II/II+/II+ Xtremeのパラメーター: Controller 8.1.7. インテルStratix 10 EMIF IPにおけるQDR II/II+/II+ Xtremeのパラメーター: Diagnostics 8.1.8. インテルStratix 10 EMIF IPにおけるQDR II/II+/II+ Xtremeのパラメーター: Example Designs
8.2. ボードスキューの計算式 x
8.2.1. QDRII、QDRII+、QDRII+ Xtremeにおけるボード・スキュー・パラメーターの計算式
8.3. ピンおよびリソースのプランニング x
8.3.1. インターフェイス・ピン
8.3.1. インターフェイス・ピン x
8.3.1.1. ピン要件の見積もり 8.3.1.2. インターフェイスの最大数 8.3.1.3. FPGAリソース 8.3.1.4. OCT 8.3.1.5. PLL 8.3.1.6. インテル® Stratix® 10 EMIF IPにおけるピンのガイドライン
8.3.1.6. インテル® Stratix® 10 EMIF IPにおけるピンのガイドライン x
8.3.1.6.1. 一般的なガイドライン 8.3.1.6.2. QDR II、QDR II+、QDR II+ Xtreme SRAMのコマンド信号 8.3.1.6.3. QDR II、QDR II+、QDR II+ Xtreme SRAMのアドレス信号 8.3.1.6.4. QDR II、QDR II+、QDR II+ Xtreme SRAMのクロック信号 8.3.1.6.5. QDR II、QDR II+、QDR II+ Xtreme SRAMのデータ、BWS、QVLD信号 8.3.1.6.6. リソース共有ガイドライン (複数のインターフェイス)
8.4. QDR II/II+/II+ Xtremeにおけるボード・デザイン・ガイドライン x
8.4.1. QDR II SRAMのコンフィグレーション 8.4.2. 一般的なレイアウト・ガイドライン 8.4.3. QDR IIのレイアウト・ガイドライン 8.4.4. QDR II SRAMのレイアウト手法 8.4.5. パッケージのスキュー調整 8.4.6. スルーレート
9. QDR-IVにおける インテル® Stratix® 10 EMIF IP x
9.1. パラメーターの説明 9.2. ボードスキューの計算式 9.3. ピンおよびリソースのプランニング 9.4. QDR-IVにおけるボード・デザイン・ガイドライン
9.1. パラメーターの説明 x
9.1.1. インテルStratix 10 EMIF IPにおけるQDR-IVのパラメーター: General 9.1.2. インテルStratix 10 EMIF IPにおけるQDR-IVのパラメーター: FPGA I/O 9.1.3. インテルStratix 10 EMIF IPにおけるQDR-IVのパラメーター: Memory 9.1.4. インテルStratix 10 EMIF IPにおけるQDR-IVのパラメーター: Mem Timing 9.1.5. インテルStratix 10 EMIF IPにおけるQDR-IVのパラメーター: Board 9.1.6. インテルStratix 10 EMIF IPにおけるQDR-IVのパラメーター: Controller 9.1.7. インテルStratix 10 EMIF IPにおけるQDR-IVのパラメーター: Diagnostics 9.1.8. インテルStratix 10 EMIF IPにおけるQDR-IVのパラメーター: Example Designs
9.2. ボードスキューの計算式 x
9.2.1. QDR-IVにおけるボード・スキュー・パラメーターの計算式
9.3. ピンおよびリソースのプランニング x
9.3.1. インターフェイス・ピン
9.3.1. インターフェイス・ピン x
9.3.1.1. ピン要件の見積もり 9.3.1.2. インターフェイスの最大数 9.3.1.3. FPGAリソース 9.3.1.4. OCT 9.3.1.5. PLL 9.3.1.6. インテル® Stratix® 10 EMIF IPにおけるピンのガイドライン 9.3.1.7. リソース共有ガイドライン (複数のインターフェイス)
9.3.1.6. インテル® Stratix® 10 EMIF IPにおけるピンのガイドライン x
9.3.1.6.1. 一般的なガイドライン 9.3.1.6.2. QDR IV SRAMのコマンドおよびアドレス、AP、AINV信号 9.3.1.6.3. QDR IV SRAMのクロック信号 9.3.1.6.4. QDR IV SRAMのデータ、DINV、QVLD信号
9.4. QDR-IVにおけるボード・デザイン・ガイドライン x
9.4.1. QDR-IVのレイアウト手法 9.4.2. 一般的なレイアウト・ガイドライン 9.4.3. QDR-IVのレイアウト・ガイドライン 9.4.4. パッケージのスキュー調整 9.4.5. スルーレート
10. RLDRAM 3における インテル® Stratix® 10 EMIF IP x
10.1. パラメーターの説明 10.2. ボードスキューの計算式 10.3. ピンおよびリソースのプランニング 10.4. RLDRAM 3におけるボード・デザイン・ガイドライン
10.1. パラメーターの説明 x
10.1.1. インテルStratix 10 EMIF IPにおけるRLDRAM 3のパラメーター: General 10.1.2. インテルStratix 10 EMIF IPにおけるRLDRAM 3のパラメーター: FPGA I/O 10.1.3. インテルStratix 10 EMIF IPにおけるRLDRAM 3のパラメーター: Memory 10.1.4. インテルStratix 10 EMIF IPにおけるRLDRAM 3のパラメーター: Mem Timing 10.1.5. インテルStratix 10 EMIF IPにおけるRLDRAM 3のパラメーター: Board 10.1.6. インテルStratix 10 EMIF IPにおけるRLDRAM 3のパラメーター: Controller 10.1.7. インテルStratix 10 EMIF IPにおけるRLDRAM 3のパラメーター: Diagnostics 10.1.8. インテルStratix 10 EMIF IPにおけるRLDRAM 3のパラメーター: Example Designs
10.2. ボードスキューの計算式 x
10.2.1. RLDRAM 3におけるボード・スキュー・パラメーターの計算式
10.3. ピンおよびリソースのプランニング x
10.3.1. インターフェイス・ピン
10.3.1. インターフェイス・ピン x
10.3.1.1. ピン要件の見積もり 10.3.1.2. インターフェイスの最大数 10.3.1.3. FPGAリソース 10.3.1.4. OCT 10.3.1.5. PLL 10.3.1.6. インテル® Stratix® 10 EMIF IPにおけるピンのガイドライン 10.3.1.7. リソース共有ガイドライン (複数のインターフェイス)
10.3.1.6. インテル® Stratix® 10 EMIF IPにおけるピンのガイドライン x
10.3.1.6.1. 一般的なガイドライン 10.3.1.6.2. RLDRAM 3のコマンドとアドレス 10.3.1.6.3. RLDRAM 3のクロック信号 10.3.1.6.4. RLDRAM 3のデータ、DM、QVLD信号
10.4. RLDRAM 3におけるボード・デザイン・ガイドライン x
10.4.1. RLDRAM 3のコンフィグレーション 10.4.2. 一般的なレイアウト・ガイドライン 10.4.3. RLDRAM 3のレイアウト・ガイドライン 10.4.4. レイアウト手法 10.4.5. パッケージのスキュー調整 10.4.6. スルーレート
11. インテル® Stratix® 10 EMIF IPにおけるタイミング・クロージャー x
11.1. タイミング・クロージャー 11.2. タイミングのReport DDR 11.3. タイミングの最適化 11.4. 初期のI/Oタイミングの概算
11.1. タイミング・クロージャー x
11.1.1. タイミング解析
11.1.1. タイミング解析 x
11.1.1.1. PHYまたはコア 11.1.1.2. I/Oのタイミング
11.1.1.2. I/Oのタイミング x
11.1.1.2.1. 読み出しキャプチャー 11.1.1.2.2. 書き込み 11.1.1.2.3. アドレスおよびコマンド 11.1.1.2.4. DQSのゲーティング/ポストアンブル 11.1.1.2.5. 書き込みのレベリング
11.4. 初期のI/Oタイミングの概算 x
11.4.1. 初期のI/Oタイミング解析の実行
12. コントローラー性能の最適化 x
12.1. インターフェイス規格 12.2. バンク管理の効率 12.3. データ転送 12.4. コントローラー効率の向上
12.4. コントローラー効率の向上 x
12.4.1. オートプリチャージ・コマンド 12.4.2. レイテンシー 12.4.3. キャリブレーション 12.4.4. バンク・インターリーブ 12.4.5. アディティブ・レイテンシーとバンク・インターリーブ 12.4.6. ユーザーが制御するリフレッシュ 12.4.7. 動作周波数 12.4.8. 連続する読み出しまたは書き込み 12.4.9. データの並べ替え 12.4.10. スタベーション制御 12.4.11. コマンドの並べ替え 12.4.12. 帯域幅 12.4.13. コマンドの優先制御の有効化
12.4.2. レイテンシー x
12.4.2.1. アディティブ・レイテンシー
12.4.6. ユーザーが制御するリフレッシュ x
12.4.6.1. ユーザーが制御するリフレッシュの連続使用
13. インテル® Stratix® 10 EMIF IPのデバッグ x
13.1. インターフェイスのコンフィグレーション性能の問題 13.2. 機能的な問題の評価 13.3. タイミング問題の特性 13.4. Signal Tap IIロジック・アナライザーでのメモリーIPの検証 13.5. ハードウェアのデバッグ・ガイドライン 13.6. ハードウェアの問題の分類 13.7. インテル® Stratix® 10 EMIF IPのデバッグ 13.8. 生成されるデザイン例でのトラフィック・ジェネレーターの使用
13.1. インターフェイスのコンフィグレーション性能の問題 x
13.1.1. インターフェイス・コンフィグレーションのボトルネックと効率に関する問題
13.2. 機能的な問題の評価 x
13.2.1. インテル IPのメモリーモデル 13.2.2. ベンダーより提供されるメモリーモデル 13.2.3. トランスクリプト・ウィンドウのメッセージ 13.2.4. サンプルドライバーを変更することによる失敗の再現
13.3. タイミング問題の特性 x
13.3.1. FPGAのタイミング問題の評価 13.3.2. 外部メモリー・インターフェイスのタイミング問題の評価
13.4. Signal Tap IIロジック・アナライザーでのメモリーIPの検証 x
13.4.1. Signal Tap IIロジック・アナライザーでモニターする信号
13.5. ハードウェアのデバッグ・ガイドライン x
13.5.1. 同じ問題を示す簡素化されたデザインの作成 13.5.2. 電源分配ネットワークの測定 13.5.3. シグナル・インテグリティーとセットアップおよびホールドマージンの測定 13.5.4. 電圧の変更 13.5.5. 低速での動作 13.5.6. ソフトウェアの以前のバージョンに問題が存在するかの特定 13.5.7. ソフトウェアの現在のバージョンに問題が存在するかの特定 13.5.8. 異なるPCBでの判断 13.5.9. 他のコンフィグレーションでの判断 13.5.10. デバッグのチェックリスト
13.6. ハードウェアの問題の分類 x
13.6.1. シグナル・インテグリティーの問題 13.6.2. ハードウェアとキャリブレーションの問題
13.6.1. シグナル・インテグリティーの問題 x
13.6.1.1. シグナル・インテグリティー問題の特性 13.6.1.2. シグナル・インテグリティー問題の評価
13.6.1.2. シグナル・インテグリティー問題の評価 x
13.6.1.2.1. スキュー 13.6.1.2.2. クロストーク 13.6.1.2.3. 電力システム 13.6.1.2.4. クロック信号 13.6.1.2.5. 読み出しデータ有効ウィンドウとアイ・ダイアグラム 13.6.1.2.6. 書き込みデータ有効ウィンドウとアイ・ダイアグラム 13.6.1.2.7. OCTとODTの使用
13.6.2. ハードウェアとキャリブレーションの問題 x
13.6.2.1. ポストアンブルのタイミングの問題とマージン 13.6.2.2. 断続的な問題の評価
13.7. インテル® Stratix® 10 EMIF IPのデバッグ x
13.7.1. 外部メモリー・インターフェイス・デバッグ・ツールキット 13.7.2. インテル® Stratix® 10 EMIF IPに向けたオンチップ・デバッグ・ポート 13.7.3. Efficiency MonitorとProtocol Checker
13.7.1. 外部メモリー・インターフェイス・デバッグ・ツールキット x
13.7.1.1. ユーザー・インターフェイス 13.7.1.2. 通信 13.7.1.3. セットアップと使用 13.7.1.4. EMIF IPをデバッグ・ツールキットで使用するためのコンフィグレーション 13.7.1.5. レポート 13.7.1.6. オンダイ終端のキャリブレーション 13.7.1.7. アイ・ダイアグラム 13.7.1.8. インテル® Stratix® 10 EMIF IPに向けたドライバーを使用するマージン調整 13.7.1.9. EMIFデバッグ・ツールキットを実行するためのTclスクリプト例 13.7.1.10. インテル® Stratix® 10 HPSインターフェイスでのEMIFデバッグ・ツールキットの使用
13.7.1.4. EMIF IPをデバッグ・ツールキットで使用するためのコンフィグレーション x
13.7.1.4.1. デバッグにおける追加EMIF IPコアのデイジーチェーン接続 13.7.1.4.2. 一般的なワークフロー 13.7.1.4.3. デバイスとプロジェクトのリンク 13.7.1.4.4. 接続に向けた通信の確立 13.7.1.4.5. アクティブ・インターフェイスの選択
13.7.1.8. インテル® Stratix® 10 EMIF IPに向けたドライバーを使用するマージン調整 x
13.7.1.8.1. マージンの決定
13.7.2. インテル® Stratix® 10 EMIF IPに向けたオンチップ・デバッグ・ポート x
13.7.2.1. EMIFオンチップ・デバッグ・ポート 13.7.2.2. アクセスプロトコル
13.7.3. Efficiency MonitorとProtocol Checker x
13.7.3.1. 生成されるIPでのEfficiency MonitorおよびProtocol Checkerの有効化 13.7.3.2. 外部メモリー・デバッグ・ツールキットを使用するEfficiency Monitorの実行 13.7.3.3. Efficiency MonitorおよびProtocol Checkerとの直接通信
1. リリース情報
2. 外部メモリー・インターフェイス・ インテル® Stratix® 10 FPGA IPの概要
3. インテル® Stratix® 10 EMIF IPの製品アーキテクチャー
4. インテル® Stratix® 10 EMIF IPにおけるエンドユーザーの信号
5. インテル® Stratix® 10 EMIF – メモリーIPのシミュレーション
6. DDR3における インテル® Stratix® 10 EMIF IP
7. DDR4における インテル® Stratix® 10 EMIF IP
8. QDR II/II+/II+ Xtremeにおける インテル® Stratix® 10 EMIF IP
9. QDR-IVにおける インテル® Stratix® 10 EMIF IP
10. RLDRAM 3における インテル® Stratix® 10 EMIF IP
11. インテル® Stratix® 10 EMIF IPにおけるタイミング・クロージャー
12. コントローラー性能の最適化
13. インテル® Stratix® 10 EMIF IPのデバッグ
14. 外部メモリー・インターフェイス・ インテル® Stratix® 10 FPGA IPユーザーガイドのアーカイブ
15. 外部メモリー・インターフェイス・ インテル® Stratix® 10 FPGA IPユーザーガイドの改訂履歴

7.1.7. インテルStratix 10 EMIF IPにおけるDDR4のパラメーター: Controller

表 230.  グループ: Controller / Low Power Mode
表示名 説明
Enable Auto Power-Down このパラメーターを有効にすると、アイドル状態でコントローラーのクロックサイクルが特定の数に達した場合に、コントローラーは自動的にメモリーデバイスをパワーダウン・モードにします。アイドル待機時間はコンフィグレーション可能です。自動パワーダウンに入るには、すべてのランクがアイドル状態でなければなりません。 (識別子: CTRL_DDR4_AUTO_POWER_DOWN_EN)
Auto Power-Down Cycles メモリーデバイスがパワーダウン・モードに入るまでのアイドル状態のコントローラー・サイクル数を指定します。アイドル待機時間はコンフィグレーション可能です。サポートされるサイクル数の範囲は1から65534です。 (識別子: CTRL_DDR4_AUTO_POWER_DOWN_CYCS)
表 231.  グループ: Controller / Efficiency
表示名 説明
Enable User Refresh Control 有効にすると、ユーザーロジックは完全な制御をもつようになり、MMRインターフェイスを介してメモリーデバイスに適切にリフレッシュ・コマンドを発行する責任を負います。この機能により、ワーストケースの読み出しレイテンシーに対する制御が強化され、アイドル期間中にリフレッシュ・バーストを発行できるようになります。 (識別子: CTRL_DDR4_USER_REFRESH_EN)
Enable Auto-Precharge Control このパラメーターを選択し、コントローラーのトップレベルでオートプリチャージ制御を有効にします。読み出しまたは書き込みバーストの要求時にオートプリチャージ制御信号をアサートすると、読み出しまたは書き込みバーストの最後にコントローラーが現在開いているページを閉じる必要があるか (オートプリチャージ) を指定できます。これにより、同じバンクの異なるページへの今後のアクセスが早くなる可能性があります。 (識別子: CTRL_DDR4_AUTO_PRECHARGE_EN)
Address Ordering Avalonアドレスとメモリー・デバイス・アドレス間のマッピングを制御します。このパラメーターの値を変更することで、Avalon-MMアドレスとDRAMアドレス間のマッピングを変更できます。 (CS = チップセレクト、CID = 3DS/TSVデバイスのチップID、BG = バンク・グループ・アドレス、Bank = バンクアドレス、Row = 行アドレス、Col = 列アドレス) (識別子: CTRL_DDR4_ADDR_ORDER_ENUM)
Enable Reordering このパラメーターを有効にし、コントローラーがコマンドとデータの並べ替えを実行できるようにします。並べ替えにより、バスのターンアラウンド時間および行とバンクの切り替え時間が短縮されるため、効率を向上させることが可能です。データの並べ替えによって、シングルポートのメモリー・コントローラーは読み出しおよび書き込みコマンドの順序を変更できるため、最高の効率が実現されます。コマンドの並べ替えにおいては、コントローラーは受信パターンに基づいてバンク管理コマンドを早期に発行できるため、コマンドがメモリー・インターフェイスに到達した際には、メモリー内の目的の行がすでに開いています。詳細は、EMIF HandbookのData Reorderingの内容を参照ください。 (識別子: CTRL_DDR4_REORDER_EN)
Starvation limit for each command 待機中のコマンドを処理する前に処理できるコマンドの数を指定します。コントローラーはカウンターを使用し、事前に定義された間隔後にすべての要求が処理されることを保証します。これにより、効率化に向けてデータの並べ替えを行う際に優先度の低い要求が無視されないようにします。このパラメーターの有効な範囲は1から63です。詳細は、EMIF HandbookのStarvation Controlの内容を確認ください。 (識別子 CTRL_DDR4_STARVE_LIMIT)
Enable Command Priority Control このパラメーターを選択し、ユーザーが要求するコマンドの優先制御をコントローラーのトップレベルで有効にします。このパラメーターは、読み出しまたは書き込み要求の優先度を高くして処理するようにコントローラーに指示します。コントローラーは、優先度の高い要求をより早く満たしレイテンシーを短縮しようと試みます。このインターフェイスは、外部メモリー・インターフェイスIPが読み出しまたは書き込み要求を優先度の高いコマンドとして処理するタイミングを決定するロジックブロックのコンジットに接続します。 (識別子: CTRL_DDR4_USER_PRIORITY_EN)
表 232.  グループ: Controller / Configuration, Status and Error Handling
表示名 説明
Enable Memory-Mapped Configuration and Status Register (MMR) Interface このパラメーターを有効にし、メモリー・タイミング・パラメーター、メモリー・アドレス・サイズ、モードレジスター設定、コントローラー・ステータスの変更または読み取り、およびサイドバンド動作を要求します。 (識別子: CTRL_DDR4_MMR_EN)
Enable Error Detection and Correction Logic with ECC シングルビットのエラー訂正とダブルビットのエラー検出の誤り訂正コード (ECC) を有効にします。ECCを使用するには、お使いのメモリー・インターフェイスの幅が16、24、40または72ビットである必要があります。ECCはソフトロジックとして実装されます。 (識別子: CTRL_DDR4_ECC_EN)
Enable Auto Error Correction to External Memory シングルビット・エラーが検出された場合に、コントローラーが外部メモリーへの書き戻しを自動的にスケジュールし実行することを指定します。このオプションが有効か無効かにかかわらず、ECCの機能は常に、読み出しデータをユーザーロジックに返す前にシングルビット・エラーを訂正します。 (識別子: CTRL_DDR4_ECC_AUTO_CORRECTION_EN)
Enable ctrl_ecc_readdataerror signal to indicate uncorrectable data errors このオプションを選択し、ctrl_ecc_readdataerror信号をコントローラーのトップレベルで有効にします。この信号のタイミングは、コントローラーのAvalonメモリーマップド・インターフェイスの読み出しデータ有効信号と同じであり、Highにアサートされている場合は、同じサイクルでコントローラーから返された読み出しデータにECCロジックで訂正できないエラーが含まれていることを示します。 (識別子: CTRL_DDR4_ECC_READDATAERROR_EN)
表 233.  グループ: Controller / Data Bus Turnaround Time
表示名 説明
Additional read-to-write turnaround time (same rank) 同じ論理ランク内で読み出しから書き込みにデータバスを切り替える際に追加されるアイドル・コントローラー (DRAMではありません) サイクル数を指定します。これは、お使いのボードトポロジーに固有のバス競合問題の解決に役立ちます。値はデフォルトに追加され、自動的に計算されます。問題が発生していることが疑われる場合を除き、デフォルトの設定を使用します。 (識別子: CTRL_DDR4_RD_TO_WR_SAME_CHIP_DELTA_CYCS)
Additional write-to-read turnaround time (same rank) 同じ論理ランク内で書き込みから読み出しにデータバスを切り替える際に追加されるアイドル・コントローラー (DRAMではありません) サイクル数を指定します。これは、お使いのボードトポロジーに固有のバス競合問題の解決に役立ちます。値はデフォルトに追加され、自動的に計算されます。問題が発生していることが疑われる場合を除き、デフォルトの設定を使用します。 (識別子: CTRL_DDR4_WR_TO_RD_SAME_CHIP_DELTA_CYCS)
Additional read-to-read turnaround time (different ranks) 1つの論理ランクの読み出しから別の論理ランクの読み出しにデータバスを切り替える際に追加されるアイドル・コントローラー (DRAMではありません) サイクル数を指定します。これは、お使いのボードトポロジーに固有のバス競合問題の解決に役立ちます。値はデフォルトに追加され、自動的に計算されます。問題が発生していることが疑われる場合を除き、デフォルトの設定を使用します。 (識別子: CTRL_DDR4_RD_TO_RD_DIFF_CHIP_DELTA_CYCS)
Additional read-to-write turnaround time (different ranks) 1つの論理ランクの読み出しから別の論理ランクの書き込みにデータバスを切り替える際に追加されるアイドル・コントローラー (DRAMではありません) サイクル数を指定します。これは、お使いのボードトポロジーに固有のバス競合問題の解決に役立ちます。値はデフォルトに追加され、自動的に計算されます。問題が発生していることが疑われる場合を除き、デフォルトの設定を使用します。 (識別子: CTRL_DDR4_RD_TO_WR_DIFF_CHIP_DELTA_CYCS)
Additional write-to-write turnaround time (different ranks) 1つの論理ランクの書き込みから別の論理ランクの書き込みにデータバスを切り替える際に追加されるアイドル・コントローラー (DRAMではありません) サイクル数を指定します。これは、お使いのボードトポロジーに固有のバス競合問題の解決に役立ちます。値はデフォルトに追加され、自動的に計算されます。問題が発生していることが疑われる場合を除き、デフォルトの設定を使用します。 (識別子: CTRL_DDR4_WR_TO_WR_DIFF_CHIP_DELTA_CYCS)
Additional write-to-read turnaround time (different ranks) 1つの論理ランクの書き込みから別の論理ランクの読み出しにデータバスを切り替える際に追加されるアイドル・コントローラー (DRAMではありません) サイクル数を指定します。これは、お使いのボードトポロジーに固有のバス競合問題の解決に役立ちます。値はデフォルトに追加され、自動的に計算されます。問題が発生していることが疑われる場合を除き、デフォルトの設定を使用します。 (識別子: CTRL_DDR4_WR_TO_RD_DIFF_CHIP_DELTA_CYCS)
レベル 2 の表題