インテルのみ表示可能 — GUID: ttn1544551463023
Ixiasoft
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7.4.4.7. クラムシェル・トポロジー
クラムシェル・トポロジーが占有する面積は小さいため、必要になるボードスペースはフライバイトポロジーよりも少なくなります。ただし、クラムシェル・トポロジーではメモリーデバイスが近接しているため、シグナル・インテグリティーの問題を防ぐために必要なデバイスの配線がより複雑になります。
アドレス・ミラーリングを実装し、クロストークなどの望ましくない影響を最小限に抑えることができます。アドレス・ミラーリングを実装するには、個別のチップセレクトが必要です。
- ミラーリングされないコンポーネントの最上層にアクセスするチップセレクト
- ミラーリングされるコンポーネントの最下層にアクセスするチップセレクト
必要なチップセレクトの総数はインターフェイスのランクの2倍です。例えば、シングルランクのメモリー・インターフェイスには2つのチップセレクトが必要です。アドレス・ミラーリングを考慮する場合、インターフェイスの適切なキャリブレーションには2つのチップセレクトが必要です。 インテル® Stratix® 10のI/O列には4つのチップセレクト・ピンがあるため、最大4ランクをサポートするフライバイトポロジーに対して、クラムシェル・メモリー・トポロジーの外部メモリー・インターフェイスは最大2ランクになります。
JEDEC仕様JESD21-Cは、 DDR4のアドレス・ミラーリングを次の表のように定義しています。
メモリー・コントローラー・ピン | DRAMピン (ミラーリングなし) | DRAMピン (ミラーリングあり) |
---|---|---|
A3 | A3 | A4 |
A4 | A4 | A3 |
A5 | A5 | A6 |
A6 | A6 | A5 |
A7 | A7 | A8 |
A8 | A8 | A7 |
A11 | A11 | A13 |
A13 | A13 | A11 |
BA0 | BA0 | BA1 |
BA1 | BA1 | BA0 |
BG0 (1) | BG0 | BG1 |
BG1 (1) | BG1 | BG0 |
(1) BG0およびBG1は、メモリーデバイスにピンBG1が存在する場合にのみミラーリングできます。 |
外部メモリー・インターフェイスでのクラムシェル・トポロジーの有効化
- 要件に応じて単一のメモリー・インターフェイスをコンフィグレーションします。
- パラメーター・エディターのGeneralタブで、Use clamshell layoutを選択します。
- チップセレクト・ピンの数をランクの数に等しくなるように設定します。