インテルのみ表示可能 — GUID: hco1416491667510
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5.2.5. VHDLでの機能的なシミュレーション
インテル® Quartus® Primeバージョン15.1よりも前のバージョンでは、VHDLファイルセットはすべてVHDLファイルで構成されていました。 インテル® Quartus® Primeバージョン15.1以降は、最上位のIPインタンスファイルのみがVHDLで記述されることが保証されています。サブモジュールは、VerilogまたはSystemVerilogファイル (暗号化されたテキストまたはプレーンテキスト)、もしくはVHDLファイルで展開できます。 インテル® Quartus® Prime 15.1以降、 ModelSim* - Intel® FPGA Editionは単一のHDL言語のみに制限されなくなりました。ただし、このツールにおける暗号化されていないモジュールの最大制限数を超えないようにするために、一部のファイルは依然として暗号化されている場合があることに注意してください。
VHDLファイルセットは、VHDLファイルとVerilogファイルの両方で構成されているため、特定の混合言語シミュレーション・ガイドラインに従う必要があります。混合言語シミュレーションの一般的なガイドラインとは、Verilogファイル (暗号化されているかどうかにかかわらず) をライブラリーのVerilogバージョンとリンクさせ、VHDLファイル (SimGenで生成されたもの、または純粋なVHDLのいずれの場合でも) をVHDLライブラリーに対してかならずリンクさせる必要があることです。
Synopsys* 、Cadence、Aldec、および Mentor Graphics* シミュレーターに向けた、デザイン例を実行するためのシミュレーション・スクリプトが提供されています。これらのシミュレーション・スクリプトは、次のメインフォルダー位置にあります。
シミュレーション・フォルダー内のシミュレーション・スクリプトは、次の位置にあります。
- sim\ed_sim\mentor\msim_setup.tcl
- sim\ed_sim\synopsys\vcsmx\vcsmx_setup.sh
- sim\ed_sim\synopsys\vcs\vcs_setup.sh
- sim\ed_sim\cadence\ncsim_setup.sh
- sim\ed_sim\cadence\ncsim_setup.sh
- sim\ed_sim\aldec\rivierapro_setup.tcl
Verilog HDLまたはVHDLデザインでのコマンドラインを使用するシミュレーションに関しては、Intel Quartus Prime Handbook Volume 3の Mentor Graphics* ModelSim* and QuestaSim Supportの章を参照ください。