インテルのみ表示可能 — GUID: hco1416490805863
Ixiasoft
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8.3.1.6.4. QDR II、QDR II+、QDR II+ Xtreme SRAMのクロック信号
- 入力クロックのKとK#
- エコークロックのCQとCQ#
さらにQDR IIデバイスには、入力クロックの3番目のペアのCとC#があります。
正の入力クロックであるKは負の入力クロックK#の論理的な補数です。同様にCとCQはそれぞれC#とCQ#の補数です。これらの相補クロックでは、各クロック脚の立ち上がりエッジがDDRデータをラッチします。
QDR II SRAMデバイスは、複数のQDR II SRAMデバイスをインターフェイスする場合にのみKおよびK#クロックを書き込みアクセスに使用し、CおよびC#クロックを読み出しアクセスに使用します。コントローラーが単一のQDR II SRAMデバイスを駆動する場合、KおよびK#クロックが駆動するロードの数がそれらの出力の切り替え回数に影響するため、CおよびC#は不要です。これは、コントローラーからQDR II SRAMデバイスへの伝播遅延とその逆の伝播遅延が同じであるためです。よって、クロックトレースのロード数を削減するためにQDR II SRAMデバイスにはシングルクロック・モードがあり、KおよびK#クロックが読み出しと書き込みの両方に使用されます。このモードでは、CおよびC#クロックは電源電圧 (VDD) に接続されます。インテルFPGA外部メモリー IPはシングルクロック・モードのみをサポートします。
QDR II、QDR II+、QDR II+ Xtreme SRAMデバイスの場合、シングルクロック・モードのQDR II SRAMデバイスと同様の方法で、Kの立ち上がりエッジを使用しデバイスへの同期入力をキャプチャーし、Q[x:0]を介してデータを駆動し出力します。すべてのアクセスはKの立ち上がりエッジで開始されます。
CQおよびCQ#は、QDR II、QDR II+、またはQDR II+ Xtreme SRAMデバイスからのソースシンクロナスの出力クロックであり、読み出しデータをともないます。
インテルのデバイスは、KおよびK#クロック、データ、アドレス、およびコマンドラインをQDR II、QDR II+、またはQDR II+ Xtreme SRAMデバイスに出力します。コントローラーが正常に動作するには、書き込みデータ (D)、アドレス (A)、制御信号のトレース長 (および伝播時間) が、KとK#クロックのトレース長に等しくなければなりません。
KおよびK#クロックは、DDRレジスターを介して任意のPLLレジスターで生成することが可能です。KとK#信号間には厳しいスキュー要件があるため、隣接するピンを使用してクロックペアを生成します。FPGAからQDR II、QDR II+、QDR II+ Xtreme SRAMデバイスへのKとK#の伝播遅延は、データおよびアドレス信号 (D、A) の遅延に等しくなります。そのため、書き込みおよび読み出し動作への信号スキューの影響は、同一のDDR出力回路を使用してメモリーへのクロックおよびデータ入力を生成することで最小限になります。