15. 外部メモリー・インターフェイス・インテル® Stratix® 10 FPGA IPユーザーガイドの改訂履歴

外部メモリー・インターフェイス・インテル® Stratix® 10 FPGA IPユーザーガイド

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ID 683741

日付 9/30/2019

バージョン 19.3-19.1.0

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インテルのみ表示可能 — GUID: kly1429781307027

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15. 外部メモリー・インターフェイス・インテル® Stratix® 10 FPGA IPユーザーガイドの改訂履歴

ドキュメント・バージョン	インテル® Quartus® Primeのバージョン	IPのバージョン	変更内容
2019.09.30	19.3	19.1.0	リリース情報の項を追加しました。製品アーキテクチャーの項に以下の変更を加えました。インテルEMIFのアーキテクチャー: I/O SSMの項の2つの図を更新しました。 I/O列とI/Oバンクの項に、特定のデバイスのEMIFでのI/Oバンクの使用における制約に関する注記を追加しました。ハード・プロセッサー・サブシステムに向けてのインテル® Stratix® 10 EMIFの項に注記を追加しました。インテル® Stratix® 10 EMIF IPにおけるエンドユーザーの信号の項に、以下の変更を加えました。 DDR4におけるインテル® Stratix® 10 EMIF IPインターフェイスの章内のDDR4のmemの項にあるmem_aポートの説明を拡大しました。 sideband2、sideband3、sideband5、sideband8、sideband10をメモリー・マップド・レジスター (MMR) 一覧の章から削除しました。各プロトコル固有の章において、インターフェイス・ピンの項の最初の段落の表現方法を変更し、デバイスのピンの表とEMIFのピンの表をかならず参照して正確なピン位置を決定することの重要性を強調しました。 DDR3におけるインテル® Stratix® 10 EMIF IPの項において、次の内容を変更しました。ピンのガイドラインの章の一般的なガイドラインの項で、ステップ10の箇条書きにある3番目の項目の文章を変更しました。ボード・デザイン・ガイドラインの項で、I/O Standardに関する情報を追加しました。 DDR4におけるインテル® Stratix® 10 EMIF IPの項において、次の内容を変更しました。 DDR4におけるボード・デザイン・ガイドラインの章に、DDR4ツインダイデバイスに対する追加レイアウト・ガイドラインの項を追加しました。ボード・デザイン・ガイドラインの項に、I/O Sandardの情報を追加しました。ピンのガイドラインの章の一般的なガイドラインの項で、ステップ10の箇条書きにある3番目の項目の文章を変更しました。インテル® Stratix® 10 EMIF IPのデバッグの項で、次の内容を変更しました。インテル® Stratix® 10 EMIF IPのデバッグの章の構成を変更しました。生成されるデザイン例でのトラフィック・ジェネレーターの使用の項を追加しました。ユーザーガイドのアーカイブの章を追加しました。
2019.04.01	19.1		スルーレートの項を、DDR3、DDR4、QDR II/II+/II+ Xtreme、QDR-IV、RLDRAM 3のプロトコルそれぞれのボード・デザイン・ガイドラインの章に追加しました。インテル® Stratix® 10 EMIF IPのタイミング・クロージャーの章で、タイミングの最適化の項を更新しました。
2018.12.24	18.1.1		DDR4におけるインテル® Stratix® 10 EMIF IPの章で、DDR4におけるボード・デザイン・ガイドラインのサブセクションにクラムシェル・トポロジーの項を追加しました。
2018.12.06	18.1		インテル® Stratix® 10 EMIF IPの製品アーキテクチャーの章のインテルStratix 10 EMIFのアーキテクチャー: 入力DQSクロックツリーの項で、読み出しキャプチャー・クロックとストローブのペアに使用可能なピンの表のx18行のバンク内のインデックス番号を変更しました。
2018.12.03	18.1		インテル® Stratix® 10 EMIF IPの製品アーキテクチャーのハード・プロセッサー・サブシステムに向けてのインテル® Stratix® 10 EMIFの章で、HPSを備えるインテル® Stratix® 10 EMIF IPのI/Oバンク使用時の制約の項を変更しました。
2018.09.24	18.1		インテル® Stratix® 10 EMIF IPにおけるエンドユーザーの信号のインターフェイスと信号の説明の章で、QDR II、QDR-IV、RLDRAM 3の内容からhps_emifを削除しました。インテル® Stratix® 10 EMIF IPにおけるエンドユーザーの信号のインターフェイスと信号の説明の章において、QDR IIのmemインターフェイスの内容からmem_ck、mem_ck_n、mem_reset_nを削除しました。製品アーキテクチャーの章において、I/O SSMの共有の項から注記を削除しました。コントローラー性能の最適化の章で、バンク管理の効率およびデータ転送の項に注記を追加しました。コントローラー性能の最適化の章のバンク・インターリーブの項で、インターリーブ・オプションの名称を変更しました。 IPのデバッグの章で、EMIF IPをデバッグ・ツールキットで使用するためのコンフィグレーション、接続に向けた通信の確立、アクティブ・インターフェイスの選択の項のデイジーチェーンの情報を拡大しました。 Efficiency MonitorとProtocol Checkerの章をIPのデバッグに追加しました。
2018.08.08	18.0		DDR3およびDDR4の章のコマンドおよびアドレス信号の項で、SSTL-12 I/O Standardのリファレンスを1.2V I/O Standardに変更しました。 DDR3、DDR4、QDR II/II+/Xtreme、QDR-IV、RLDRAM 3の章で、Clock rate of user logic、Memory format、DQ width、Enable In-System-Sources-and-Probesのパラメーターの説明を適宜変更しました。 Traffic Generator 2.0の章を、インテル® Stratix® 10 EMIF IPのデバッグから削除しました。
2018.05.07	18.0		ドキュメントのタイトルを、インテル® Stratix® 10外部メモリー・インターフェイスIPユーザーガイドから、外部メモリー・インターフェイス・インテル® Stratix® 10 FPGA IPユーザーガイドに変更しました。製品アーキテクチャーの章で、次の内容を変更しました。入力DQSクロックツリーの項の最初の段落を更新しました。 I/Oバンクの使用とI/Oバンクの共有の項で、未使用のI/Oピンに関する説明を変更しました。ハード・メモリー・コントローラー、ハード・メモリー・コントローラーの機能、ハード・メモリー・コントローラーのメイン制御パス、データ・バッファー・コントローラーの項を追加しました。 I/O SSMの共有の項で、可能性のあるキャリブレーションの失敗に関する注記を追加しました。 LPDDR3のリファレンスをすべて削除しました。エンドユーザーの信号の章で、次の内容を変更しました。 LPDDR3におけるインテル® Stratix® 10 EMIF IPインターフェイスの章を削除しました。 LPDDR3に関するそのほかのリファレンスをすべて削除しました。メモリーIPのシミュレーションの章で、次の内容を変更しました。メモリーIPのシミュレーションの項に、軽微な修正を行いました。シミュレーションの概要の項に軽微な修正を行いました。シミュレーション・スクリプト、Verilog HDLでの機能的なシミュレーション、VHDLでの機能的なシミュレーション、デザイン例のシミュレーションの項で、ディレクトリー・パスの情報を変更しました。 DDR3の章で、次の内容を変更しました。 FPGAリソースの項の段落を修正しました。インテル® Stratix® 10 EMIF IPにおけるピンのガイドラインの項で、隣接するI/Oバンクの説明を明確にしました。一般的なガイドラインの章のI/Oバンクの選択の項に、隣接するI/Oバンクの説明を加えました。 DDR3のチャネル・シグナル・インテグリティー計算に関するガイドラインの項で、計算式を修正しました。 LPDDR3のリファレンスをすべて削除しました。 DDR4の章で、次の内容を変更しました。 FPGAリソースの項の段落を修正しました。インテル® Stratix® 10 EMIF IPにおけるピンのガイドラインの項で、隣接するI/Oバンクの説明を明確にしました。一般的なガイドラインの項にガイドライン14を追加し、1333 MhzのDDR4インターフェイスでI/Oバンクを使用する方法を説明しています。一般的なガイドラインの章のI/Oバンクの選択の項に、隣接するI/Oバンクの説明を加えました。 DDR4のチャネル・シグナル・インテグリティー計算に関するガイドラインの項で、計算式を修正しました。 LPDDR3のリファレンスをすべて削除しました。 QDR II/II+/II+ Xtremeの章で、次の内容を変更しました。 FPGAリソースの項の段落を修正しました。インテル® Stratix® 10 EMIF IPにおけるピンのガイドラインの項で、隣接するI/Oバンクの説明を明確にしました。 LPDDR3のリファレンスをすべて削除しました。 QDR-IVの章で、次の内容を変更しました。 FPGAリソースの項の段落を修正しました。インテル® Stratix® 10 EMIF IPにおけるピンのガイドラインの項で、隣接するI/Oバンクの説明を明確にしました。 LPDDR3のリファレンスをすべて削除しました。 RLDRAM 3の章で、次の内容を変更しました。 FPGAリソースの項の段落を修正しました。インテル® Stratix® 10 EMIF IPにおけるピンのガイドラインの項で、隣接するI/Oバンクの説明を明確にしました。 LPDDR3のリファレンスをすべて削除しました。 LPDDR3の章を削除しました。タイミング・クロージャーの章で、次の内容を変更しました。読み出しキャプチャーのタイミング解析、書き込みのタイミング解析、アドレスおよびコマンドのタイミング解析、DQSのゲーティングのタイミング解析、書き込みレベリングのタイミング解析、タイミングのReport DDRの項内の図を更新しました。コントローラー性能の最適化の章で、次の内容を変更しました。インターフェイス規格の項で、リフレッシュの箇条書きにある計算方法を更新しました。動作周波数の項を更新しました。帯域幅の項で、帯域幅の計算式を更新しました。コントローラー効率の向上の項で、ツールと方法の箇条書きを更新しました。コマンドキューの先読み深さの項を削除しました。アディティブ・レイテンシーの項で図を更新しました。アディティブ・レイテンシーとバンク・インターリーブの項で、図およびそれに関連する文章を更新しました。コマンドの並べ替えの項で、導入の段落に文を追加しました。コマンドの優先制御の有効化の項を追加しました。 LPDDR3のリファレンスをすべて削除しました。

日付	バージョン	変更内容
2017年11月	2017.11.06	ドキュメント全体の構成を大幅に変更および改訂し、External Memory Interface Handbookの関連する内容を統合しました。エンドユーザーの信号の章を作成しました。この章は、インターフェイスと信号の説明、AFI信号とタイミング図、およびメモリーマップド・レジスター (MMR) の情報で構成されます。プロトコル固有の章を作成しました。この章には、各メモリープロトコルのパラメーターの説明、ボードスキューの計算式、ピン・プランニング情報、ボード・デザイン・ガイドラインをまとめています。タイミング・クロージャー、コントローラー性能の最適化、デバッグの章を作成しました。
2017年5 月	2017.05.08	I/O列の章の内容を更新しました。 DQおよびDQSピンの割り当ての章を、新しいピンの情報とともに更新しました。配置に関するガイドラインの章を、より詳細な説明とともに更新しました。インテル Stratix 10 EMIF IPにおけるリソース共有ガイドラインの章を更新しました。インテル® Stratix 10® 外部メモリー・インターフェイスIPのパラメーター化の章を更新しました。パラレル・インターフェイスIPコアに向けたアルテラPHYLiteのパラメーター化の章を更新しました。 OCTに関する項を、パラレル・インターフェイスIPコアに向けたアルテラPHYLiteのリファレンスの章に追加しました。ダイナミック・リコンフィグレーションの機能を有効にした場合にのみ、Report DDR機能を使用できるという注記を追加しました。ダイナミック・リコンフィグレーションの機能は、パラレル・インターフェイスIPコアに向けたアルテラPHYLiteの現在のバージョンでは使用できません。
2016年10 月	2016.10.31	初版