インテルのみ表示可能 — GUID: ucs1507299950911
Ixiasoft
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6.4.4.5. クロック、コマンド、およびアドレス信号のフライバイ・ネットワーク・デザイン
ディスクリート・コンポーネントを使用するデザインの場合、クロック、コマンド、およびアドレス信号に1つまたは複数のフライバイ・ネットワークを使用することができます。
次の図は、シングルのフライバイ・ネットワーク・トポロジーの例を表しています。
信号に接続されるSDRAMコンポーネントはすべて小さな負荷であるため、不連続性を引き起こし信号を劣化させます。シングルのフライバイトポロジーを使用する場合は次のガイドラインに従い、信号の歪みを最小限に抑えます。
- ×4、×8ではなく×16デバイスを使用し、トレースに接続されるデバイス数を最小限に抑えます。
- スタブを可能な限り短くします。
- コンポーネントが追加されたことによって追加負荷が発生した場合でも、トレースの全長を短く保ちます。FPGAと最初のSDRAMコンポーネントの距離は5インチ未満に抑えます。
- クロック信号をシミュレーションし、適切な波形を確保します。
次の図は、ダブルのフライバイ・ネットワーク・トポロジーの例を表しています。このトポロジーは厳密ではありませんが、代替オプションとして使用することが可能です。このトポロジーを使用する利点は、0.69 tCKの規則に違反することなくより多くのSDRAMコンポーネントをシステムで使用できることです。ただし、信号が分岐している場合でも、コンポーネントは不連続性を引き起こします。
シミュレーションを実行し、分岐の位置、および分岐前後のトレースの最適なインピーダンスを特定します。
次の図は、不連続性の影響を最小限に抑える方法を表しています。この例では、TL2とTL3の長さを一致させます。TL1はTL2およびTL3よりも長くし、レイアウト中にすべての信号を配線しやすくします。
各経路でDIMMを使用し、コンポーネントを置き換えることを検討することも可能です。DIMMカードのトレース・インピーダンスは40 Ωから60 Ωであるため、ボードトレースのシミュレーションを実行し、システムが許容できる範囲内に反射を制御します。
フライバイ・デイジーチェーン・トポロジーを使用すると、レベリングの実現に向けたデータパスおよびコントローラーのデザインがより複雑になりますが、パフォーマンスが大幅に向上し、SDRAM実装におけるボードレイアウトが容易になります。
より最適なソリューションになる可能性がある場合、もしくは要求される電気的なインターフェイス規格をサポートする一方で必要な読み出しおよび書き込みレベリングの機能をサポートしないデバイスで使用する場合は、レベリングを行わずにSDRAMコンポーネントをデザインに使用することも可能です。