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1. Fタイルの概要
2. Fタイルのアーキテクチャー
3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの実装
4. F-Tile Reference and System PLL Clocks Intel® FPGA IPの実装
5. FタイルPMA/FEC Direct PHYデザインの実装
6. サポートされるツール
7. Fタイル・トランシーバー・リンクのデバッグ
8. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド・アーカイブ
9. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド改訂履歴
A. 付録
2.2.2.1. 400GハードIPとFHTを使用している1つの200GbE-4インターフェイスの実装
2.2.2.2. 400GハードIPとFHTを使用している1つの200GbE-2インターフェイスの実装
2.2.2.3. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスの実装
2.2.2.4. 400GハードIPとFGTを使用している1つの100GbE-4インターフェイスの実装
2.2.2.5. 200GハードIPとFGTを使用している1つの10GbE-1インターフェイスの実装
2.2.2.6. 400GハードIPとFHTを使用している3つの25GbE-1インターフェイスの実装
2.2.2.7. 400GハードIPとFHTを使用している1つの50GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装
2.2.2.8. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装
2.2.2.9. 400GハードIPとFHTを使用している2つの100GbE-1インターフェイスと1つの25GbE-1インターフェイスの実装
2.2.2.10. 400GハードIPとFHTを使用している100GbE-1、100GbE-2、および50GbE-1インターフェイスの実装
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの概要
3.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPを使用するデザイン
3.3. IPのコンフィグレーション
3.4. 信号とポートのリファレンス
3.5. PMAおよびFECモードにおけるPHY TXおよびRXデータパスのビットマッピング
3.6. クロック
3.7. カスタム拍生成ポートとロジック
3.8. リセットのアサート
3.9. ボンディングの実装
3.10. 独立したポートのコンフィグレーション
3.11. コンフィグレーション・レジスター
3.12. コンフィグレーション可能な Quartus® Prime開発ソフトウェアの設定
3.13. ハードウェア・テストに向けたF-Tile PMA/FEC Direct PHY Intel® FPGA IPのコンフィグレーション
3.14. Avalon® メモリーマップド・インターフェイスを使用してのハードウェア・コンフィグレーション
3.4.1. TXおよびRXのパラレルおよびシリアル・インターフェイス信号
3.4.2. TXおよびRXのリファレンス・クロックとクロック出力インターフェイス信号
3.4.3. リセット信号
3.4.4. RS-FECの信号
3.4.5. カスタム拍のコントロールおよびステータス信号
3.4.6. TX PMAのコントロール信号
3.4.7. RX PMAのステータス信号
3.4.8. TX/RXのPMAおよびコア・インターフェイスFIFOの信号
3.4.9. PMA Avalon® メモリーマップド・インターフェイスの信号
3.4.10. データパス Avalon® メモリーマップド・インターフェイスの信号
5.1. Fタイル PMA/FEC Direct PHYデザインの実装
5.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPのインスタンス化
5.3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPでのRS-FEC Directデザインの実装
5.4. F-Tile Reference and System PLL Clocks Intel® FPGA IPのインスタンス化
5.5. カスタム拍生成ポートとロジックのイネーブル
5.6. FタイルPMA/FEC Direct PHYデザインのIPの接続
5.7. FタイルPMA/FEC Direct PHYデザインのシミュレーション
5.8. Fタイル・インターフェイスのプランニング
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3.13.2. JTAG to Avalon® Master Bridge Intel FPGA IPを使用
JTAG to Avalon Master Bridge Intel FPGA IPは、システムコンソールを介してFタイルのリコンフィグレーション・レジスター・スペースへのアクセスを提供します。 Quartus® Prime開発ソフトウェアでは、デバッグ・インターコネクト・ファブリックを挿入し、JTAGインターフェイスをPMAに接続します。
JTAG to Avalon Master Bridge Intel FPGA IPインターフェイスの有効化
- F-Tile PMA/FEC Direct PHY Intel® FPGA IPパラメーター・エディターの Avalon Memory-Mapped Interface タブで、Enable datapath Avalon interface および Enable PMA Avalon interface オプションを有効にします。
- F-Tile PMA/FEC Direct PHY Intel® FPGA IPパラメーター・エディターの Avalon Memory-Mapped Interface タブで、Enable readdatavalid port on datapath Avalon interface および Enable readdatavalid port on PMA Avalon interface オプションを有効にします。
図 94. IPのパラメーター・エディター
- IP Catalogから、2つのJTAG to Avalon Master Bridge Intel FPGA IPインスタンスをインスタンス化します。最初のインスタンスはデータパス Avalon® インターフェイスとインターフェイス接続し、2つ目のインスタンスはPMA Avalon® インターフェイスとインターフェイス接続します。
図 95. IP Catalog
- クロックおよびリセット信号をデータパス・リコンフィグレーション・インターフェイスの reconfig_pdp_clk ポートと reconfig_pdp_reset ポートに接続します。
- 他のデータパス・リコンフィグレーション・インターフェイス信号を相当するJTAG to Avalon Master Bridge Intel FPGA IPリコンフィグレーション信号に接続します。
- reconfig_pdp_write
- reconfig_pdp_read
- reconfig_pdp_address
- reconfig_pdp_writedata
- reconfig_pdp_readdata
- reconfig_pdp_byteenable
- reconfig_pdp_readdatavalid
- reconfig_pdp_waitrequest
- reconfig_xcvr* PMAインターフェイス信号では、ステップ4およびステップ5と同じ接続ガイドラインに従います。