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Ixiasoft
1. Fタイルの概要
2. Fタイルのアーキテクチャー
3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの実装
4. F-Tile Reference and System PLL Clocks Intel® FPGA IPの実装
5. FタイルPMA/FEC Direct PHYデザインの実装
6. サポートされるツール
7. Fタイル・トランシーバー・リンクのデバッグ
8. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド・アーカイブ
9. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド改訂履歴
A. 付録
2.2.2.1. 400GハードIPとFHTを使用している1つの200GbE-4インターフェイスの実装
2.2.2.2. 400GハードIPとFHTを使用している1つの200GbE-2インターフェイスの実装
2.2.2.3. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスの実装
2.2.2.4. 400GハードIPとFGTを使用している1つの100GbE-4インターフェイスの実装
2.2.2.5. 200GハードIPとFGTを使用している1つの10GbE-1インターフェイスの実装
2.2.2.6. 400GハードIPとFHTを使用している3つの25GbE-1インターフェイスの実装
2.2.2.7. 400GハードIPとFHTを使用している1つの50GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装
2.2.2.8. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装
2.2.2.9. 400GハードIPとFHTを使用している2つの100GbE-1インターフェイスと1つの25GbE-1インターフェイスの実装
2.2.2.10. 400GハードIPとFHTを使用している100GbE-1、100GbE-2、および50GbE-1インターフェイスの実装
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの概要
3.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPを使用するデザイン
3.3. IPのコンフィグレーション
3.4. 信号とポートのリファレンス
3.5. PMAおよびFECモードにおけるPHY TXおよびRXデータパスのビットマッピング
3.6. クロック
3.7. カスタム拍生成ポートとロジック
3.8. リセットのアサート
3.9. ボンディングの実装
3.10. 独立したポートのコンフィグレーション
3.11. コンフィグレーション・レジスター
3.12. コンフィグレーション可能な Quartus® Prime開発ソフトウェアの設定
3.13. ハードウェア・テストに向けたF-Tile PMA/FEC Direct PHY Intel® FPGA IPのコンフィグレーション
3.14. Avalon® メモリーマップド・インターフェイスを使用してのハードウェア・コンフィグレーション
3.4.1. TXおよびRXのパラレルおよびシリアル・インターフェイス信号
3.4.2. TXおよびRXのリファレンス・クロックとクロック出力インターフェイス信号
3.4.3. リセット信号
3.4.4. RS-FECの信号
3.4.5. カスタム拍のコントロールおよびステータス信号
3.4.6. TX PMAのコントロール信号
3.4.7. RX PMAのステータス信号
3.4.8. TX/RXのPMAおよびコア・インターフェイスFIFOの信号
3.4.9. PMA Avalon® メモリーマップド・インターフェイスの信号
3.4.10. データパス Avalon® メモリーマップド・インターフェイスの信号
5.1. Fタイル PMA/FEC Direct PHYデザインの実装
5.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPのインスタンス化
5.3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPでのRS-FEC Directデザインの実装
5.4. F-Tile Reference and System PLL Clocks Intel® FPGA IPのインスタンス化
5.5. カスタム拍生成ポートとロジックのイネーブル
5.6. FタイルPMA/FEC Direct PHYデザインのIPの接続
5.7. FタイルPMA/FEC Direct PHYデザインのシミュレーション
5.8. Fタイル・インターフェイスのプランニング
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3.2.1. IPのプリセット・パラメーターの設定
IPのパラメーター・エディターは、F-Tile PMA/FEC Direct PHY Intel® FPGA IPのプリセット設定を提供します。プリセットの設定は、デザインの開始点として指定することができます。
プリセット・パラメーターを適用するには、プリセット名をダブルクリックして、Apply をクリックします。例えば、FGT_NRZ_50G_2_PMA_Lanes_Custom_Cadence_ED プリセットを選択すると、25.78125Gbpsで動作する2つのFGT PMAとともに、PMA Directモードに必要なすべてのパラメーターとポートが有効になります。
プリセットを指定すると、パラメーター・エディターでは、IPの既存のパラメーター値がすべて削除されます。プリセットのパラメーターを選択しても、デザイン要件を満たすようにパラメーター値を変更することができます。
PMA / FEC Directモードのプリセット | リンク | フラクチャー・タイプ | PMAデータレート |
---|---|---|---|
FGT_NRZ_128GFC_4_PMA_Lanes_RSFEC_528_514 | 128Gbps FEC Direct FGT NRZリンク | 4 st_x1フラクチャー | 25.78125Gbpsの4 PMAレーン |
FGT_NRZ_150G_6_PMA_Lanes_System_PLL | 150Gbps PMA Direct FGT NRZリンク | 6 st_x1フラクチャー | 25.78125Gbpsの6 PMAレーン |
FGT_NRZ_200G_8_PMA_Lanes_RSFEC_528_514 | 200Gbps FEC Direct FGTリンク | 8 st_x1フラクチャー | 25.78125Gbpsの8 PMAレーン |
FGT_NRZ_25G_1_PMA_Lane_PMA_Clocking | 25Gbps PMA Direct FGT NRZリンク | 1 st_x1フラクチャー | 25.78125Gbpsの1 PMAレーン |
FGT_NRZ_50G_2_PMA_Lanes_System_PLL | 50Gbps PMA Direct FGT NRZリンク | 2 st_x1フラクチャー | 25.78125Gbpsの2 PMAレーン |
FGT_PAM4_100G_2_PMA_Lanes_System_PLL | 100Gbps PMA Direct FGT PAM4リンク | 2 st_x2フラクチャー | 53.125Gbpsの2 PMAレーン |
FHT_PAM4_100G_2_PMA_Lanes_RSFEC_544_514 | 100Gbps FEC Direct FHT PAM4リンク | 2 st_x2フラクチャー | 53.125Gbpsの2 PMAレーン |
FHT_PAM4_400G_4_PMA_Lanes_System_PLL | 400Gbps PMA Direct FHT PAM4リンク | 4 st_x4フラクチャー | 106.25Gbpsの4 PMAレーン |
FHT_PAM4_400G_4_PMA_lanes_RSFEC_544_514_ED 22 | 400Gbps FEC Direct FHT PAM4リンク | 4 st_x4フラクチャー | 106.25Gbpsの4 PMAレーン |
FGT_NRZ_50G_2_PMA_lanes_RSFEC_528_514_ED 22 | 50Gbps FEC Direct FGT NRZリンク | 2 st_x1フラクチャー | 25.78125Gbpsの2 PMAレーン |
FHT_NRZ_25G_1_PMA_lane_RSFEC_272_258_ED 22 | 25Gbps FEC Direct FGT NRZリンク | 1 st_x1フラクチャー | 25.78125Gbpsの1 PMAレーン |
FGT_NRZ_50G_2_PMA_Lanes_Custom_Cadence_ED 22 | 50Gbps PMA Direct FGT NRZリンク | 2 st_x1フラクチャー | 25.78125Gbpsの2 PMAレーン |
注: フラクチャー・タイプの説明に関しては、Fタイルのビルディング・ブロック を参照してください。
図 60. パラメーター・エディターで利用可能なパラメーター・プリセット
22 デザイン例生成のサポート