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1. Fタイルの概要
2. Fタイルのアーキテクチャー
3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの実装
4. F-Tile Reference and System PLL Clocks Intel® FPGA IPの実装
5. FタイルPMA/FEC Direct PHYデザインの実装
6. サポートされるツール
7. Fタイル・トランシーバー・リンクのデバッグ
8. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド・アーカイブ
9. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド改訂履歴
A. 付録
2.2.2.1. 400GハードIPとFHTを使用している1つの200GbE-4インターフェイスの実装
2.2.2.2. 400GハードIPとFHTを使用している1つの200GbE-2インターフェイスの実装
2.2.2.3. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスの実装
2.2.2.4. 400GハードIPとFGTを使用している1つの100GbE-4インターフェイスの実装
2.2.2.5. 200GハードIPとFGTを使用している1つの10GbE-1インターフェイスの実装
2.2.2.6. 400GハードIPとFHTを使用している3つの25GbE-1インターフェイスの実装
2.2.2.7. 400GハードIPとFHTを使用している1つの50GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装
2.2.2.8. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装
2.2.2.9. 400GハードIPとFHTを使用している2つの100GbE-1インターフェイスと1つの25GbE-1インターフェイスの実装
2.2.2.10. 400GハードIPとFHTを使用している100GbE-1、100GbE-2、および50GbE-1インターフェイスの実装
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの概要
3.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPを使用するデザイン
3.3. IPのコンフィグレーション
3.4. 信号とポートのリファレンス
3.5. PMAおよびFECモードにおけるPHY TXおよびRXデータパスのビットマッピング
3.6. クロック
3.7. カスタム拍生成ポートとロジック
3.8. リセットのアサート
3.9. ボンディングの実装
3.10. 独立したポートのコンフィグレーション
3.11. コンフィグレーション・レジスター
3.12. コンフィグレーション可能な Quartus® Prime開発ソフトウェアの設定
3.13. ハードウェア・テストに向けたF-Tile PMA/FEC Direct PHY Intel® FPGA IPのコンフィグレーション
3.14. Avalon® メモリーマップド・インターフェイスを使用してのハードウェア・コンフィグレーション
3.4.1. TXおよびRXのパラレルおよびシリアル・インターフェイス信号
3.4.2. TXおよびRXのリファレンス・クロックとクロック出力インターフェイス信号
3.4.3. リセット信号
3.4.4. RS-FECの信号
3.4.5. カスタム拍のコントロールおよびステータス信号
3.4.6. TX PMAのコントロール信号
3.4.7. RX PMAのステータス信号
3.4.8. TX/RXのPMAおよびコア・インターフェイスFIFOの信号
3.4.9. PMA Avalon® メモリーマップド・インターフェイスの信号
3.4.10. データパス Avalon® メモリーマップド・インターフェイスの信号
5.1. Fタイル PMA/FEC Direct PHYデザインの実装
5.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPのインスタンス化
5.3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPでのRS-FEC Directデザインの実装
5.4. F-Tile Reference and System PLL Clocks Intel® FPGA IPのインスタンス化
5.5. カスタム拍生成ポートとロジックのイネーブル
5.6. FタイルPMA/FEC Direct PHYデザインのIPの接続
5.7. FタイルPMA/FEC Direct PHYデザインのシミュレーション
5.8. Fタイル・インターフェイスのプランニング
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3.3.3.1. RX FGT PMAインターフェイスのオプション
図 67. パラメーター・エディターにおけるRX FGT PMAインターフェイスのオプション
パラメーター | 値 | 詳細 |
---|---|---|
RX FGT PMAのパラメーター | ||
RX PMA interface FIFO mode | Register Elastic |
RX PMAインターフェイスFIFOのモードを選択します。デフォルト値は Elastic です。 |
Enable rx_pmaif_fifo_empty port | On/Off | RX PMAインターフェイスFIFOが空の状態を示すポートを有効にします。デフォルト値は Off です。 |
Enable rx_pmaif_fifo_pempty port | On/Off | RX PMAインターフェイスFIFOが部分的に空になっている状態を示すポートを有効にします。デフォルト値は Off です。 |
Enable rx_pmaif_fifo_pfull port | On/Off | RX PMAインターフェイスFIFOが部分的に満たされている状態を示すポートを有効にします。デフォルト値は Off です。 |
RX Core Interfaceのパラメーター | ||
RX core interface FIFO mode | Phase compensation Elastic |
RXコア・インターフェイスFIFOのモードを指定します。デフォルト値は Phase compensation です。 |
Enable RX double width transfer | On/Off | 倍幅のRXデータ転送モードを有効にします。このモードでは、コアロジックのクロックを半分のレートのクロックで提供することができます。デフォルト値は On です。 |
RX core interface FIFO partially full threshold | 10 | RXコア・インターフェイスFIFOが部分的に満たされている状態を示すしきい値を指定します。デフォルト値は10です。 |
RX core interface FIFO partially empty threshold | 2 | RXコア・インターフェイスFIFOが部分的に空の状態を示すしきい値を指定します。デフォルト値は2です。 |
Enable rx_fifo_full port | On/Off | オプションの rx_fifo_full ステータス出力ポートを有効にします。この信号は、RXコアのFIFOがフルのしきい値に達したことを示します。この信号は rx_clkout に同期しています。デフォルト値は Off です。 |
Enable rx_fifo_empty port | On/Off | オプションの rx_fifo_empty ステータス出力ポートを有効にします。この信号は、RXコアのFIFOが空のしきい値に達したことを示します。この信号は rx_clkout に同期しています。デフォルト値は Off です。 |
Enable rx_fifo_pfull port | On/Off | オプションの rx_fifo_pfull ステータス出力ポートを有効にします。この信号は、RXコアのFIFOが、指定されている部分的に満たされている状態を示すしきい値に達したことを示します。デフォルト値は Off です。 |
Enable rx_fifo_pempty port | On/Off | オプションの rx_fifo_pempty ステータス出力ポートを有効にします。この信号は、RXコアのFIFO が、指定されている部分的に空の状態を示すしきい値に達したことを示します。デフォルト値は Off です。 |
Enable rx_fifo_rd_en port | On/Off | オプションの rx_fifo_rd_en コントロール入力ポートを有効にします。このポートは、Elastic FIFOモードに使用します。この信号をアサートすると、RXコアのFIFOからの読み出しが有効になります。Elastic FIFOを使用している場合は、この読み出しイネーブルを有効にする必要があります。デフォルト値は Off です。 |
RX Clock Options | ||
Selected rx_clkout clock source | Word Clock Bond Clock User Clock 1 User Clock 2 Sys PLL Clock Sys PLL Clock Div2 |
rx_clkout 出力ポートのソースを指定します。デフォルト値は Sys PLL Clock Div2 です。 |
Frequency of rx_clkout | 出力 | rx_clkout のソースの選択に基づき、rx_clkout の周波数をMHzで表示します。 |
Enable rx_clkout2 port | On/Off | オプションの rx_clkout2 出力クロックを有効にします。デフォルト値は Off です。 |
Selected rx_clkout2 clock source | Word Clock Bond Clock User Clock 1 User Clock 2 Sys PLL Clock Sys PLL Clock Div2 |
rx_clkout 出力ポートのソースを指定します。デフォルト値は Word Clock です。 |
rx_clkout2 clock div by | 1、2 | rx_clkout2 の分周器の設定を選択します。これにより、rx_clkout2 出力ポートのソースを分周します。デフォルト値は 1 です。 |
Frequency of rx_clkout2 | 出力 | rx_clkout2 のソースの選択と、rx_clkout2 クロックを分周する係数に基づき、rx_clkout2 の周波数をMHzで表示します。 |
Selected rx_coreclkin clock network | Dedicated Clock Global Clock |
クロック信号の rx_coreclkin ポートへのルーティングに使用するクロック・ネットワークのタイプを指定します。Dedicated Clock を使用すると、FPGAファブリックとRXコア・インターフェイスFIFOの間の最大周波数をより高くすることができます。Dedicated Clock ラインの数には限りがあります。デフォルト値は Dedicated Clock です。 |