FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド

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ID 683872
日付 1/24/2024
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ドキュメント目次
ドキュメント目次 x
1. Fタイルの概要 2. Fタイルのアーキテクチャー 3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの実装 4. F-Tile Reference and System PLL Clocks Intel® FPGA IPの実装 5. FタイルPMA/FEC Direct PHYデザインの実装 6. サポートされるツール 7. Fタイル・トランシーバー・リンクのデバッグ 8. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド・アーカイブ 9. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド改訂履歴 A. 付録
2. Fタイルのアーキテクチャー x
2.1. Fタイルのビルディング・ブロック 2.2. Fタイルの配置規則 2.3. PMAのアーキテクチャー 2.4. クロックのアーキテクチャー
2.1. Fタイルのビルディング・ブロック x
2.1.1. FHT PMAとFGT PMA 2.1.2. 400GハードIPおよび200GハードIP 2.1.3. PMAのデータレート 2.1.4. FECのアーキテクチャー 2.1.5. PCIe* ハードIP 2.1.6. ボンディング・アーキテクチャー 2.1.7. デスキューロジック 2.1.8. 組み込みマルチダイ相互接続ブリッジ (EMIB) 2.1.9. イーサネット向けIEEE 1588高精度時間プロトコル 2.1.10. クロック・ネットワーク 2.1.11. リコンフィグレーション・インターフェイス
2.2. Fタイルの配置規則 x
2.2.1. PMAとフラクチャー間のマッピング 2.2.2. PMAとマッピングするフラクチャーの決定 2.2.3. ハードIPの配置規則 2.2.4. IEEE 1588高精度時間プロトコルの配置規則 2.2.5. トポロジー 2.2.6. FECの配置規則 2.2.7. クロックの規則と制約 2.2.8. ボンディングの配置規則 2.2.9. 未使用 PMA レーンの保持
2.2.1. PMAとフラクチャー間のマッピング x
2.2.1.1. FHT PMAと400GハードIPフラクチャーのマッピング 2.2.1.2. FGT PMAと400GハードIPフラクチャーのマッピング 2.2.1.3. FGT PMAと200GハードIPフラクチャーのマッピング
2.2.2. PMAとマッピングするフラクチャーの決定 x
2.2.2.1. 400GハードIPとFHTを使用している1つの200GbE-4インターフェイスの実装 2.2.2.2. 400GハードIPとFHTを使用している1つの200GbE-2インターフェイスの実装 2.2.2.3. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスの実装 2.2.2.4. 400GハードIPとFGTを使用している1つの100GbE-4インターフェイスの実装 2.2.2.5. 200GハードIPとFGTを使用している1つの10GbE-1インターフェイスの実装 2.2.2.6. 400GハードIPとFHTを使用している3つの25GbE-1インターフェイスの実装 2.2.2.7. 400GハードIPとFHTを使用している1つの50GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装 2.2.2.8. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装 2.2.2.9. 400GハードIPとFHTを使用している2つの100GbE-1インターフェイスと1つの25GbE-1インターフェイスの実装 2.2.2.10. 400GハードIPとFHTを使用している100GbE-1、100GbE-2、および50GbE-1インターフェイスの実装
2.2.5. トポロジー x
2.2.5.1. トポロジー5: 400GハードIP (FHT) + 200GハードIP (FGT) の場合の例 2.2.5.2. トポロジー6a: 混合トランシーバー・モードの400GハードIP例 2.2.5.3. トポロジー14: 1x PCIe x4 + 400GハードIP (FGT)、PTP使用 の場合の例
2.2.8. ボンディングの配置規則 x
2.2.8.1. 結合レーンのユースケース1 2.2.8.2. 結合レーンのユースケース2
2.3. PMAのアーキテクチャー x
2.3.1. FHT PMAのアーキテクチャー 2.3.2. FGT PMAのアーキテクチャー
2.3.1. FHT PMAのアーキテクチャー x
2.3.1.1. FHTトランスミッターPMAのアーキテクチャー 2.3.1.2. FHTレシーバーPMAのアーキテクチャー 2.3.1.3. FHT PMAのループバック・モード
2.3.1.1. FHTトランスミッターPMAのアーキテクチャー x
2.3.1.1.1. FHTトランスミッターのバッファーとフェーズ・ジェネレーター 2.3.1.1.2. FHTのシリアライザー 2.3.1.1.3. FHTのグレイコーダーとプリコーダー 2.3.1.1.4. FHTのデータ・パターン・ジェネレーターとベリファイアー
2.3.1.2. FHTレシーバーPMAのアーキテクチャー x
2.3.1.2.1. FHTレシーバーのバッファーとイコライザー 2.3.1.2.2. CDRブロック 2.3.1.2.3. FHTのデシリアライザー
2.3.2. FGT PMAのアーキテクチャー x
2.3.2.1. FGTトランスミッターPMAのアーキテクチャー 2.3.2.2. FGTレシーバーPMAのアーキテクチャー 2.3.2.3. FGT PMAのチューニング 2.3.2.4. FGT PMAのループバック・モード
2.3.2.1. FGTトランスミッターPMAのアーキテクチャー x
2.3.2.1.1. FGTトランスミッターのバッファーとフェーズ・ジェネレーター 2.3.2.1.2. FGTのシリアライザー 2.3.2.1.3. FGTのグレイコーダーとプリコーダー 2.3.2.1.4. FGTのデータ・パターン・ジェネレーターとベリファイアー
2.3.2.2. FGTレシーバーPMAのアーキテクチャー x
2.3.2.2.1. FGTレシーバーのバッファーとイコライザー 2.3.2.2.2. 制御ユニット 2.3.2.2.3. FGTのデシリアライザー
2.4. クロックのアーキテクチャー x
2.4.1. リファレンス・クロック・ネットワーク 2.4.2. データパスのクロック・ネットワーク 2.4.3. システムPLL 2.4.4. データパスのクロック拍
2.4.1. リファレンス・クロック・ネットワーク x
2.4.1.1. FHTのリファレンス・クロック・ネットワーク 2.4.1.2. FGTとシステムPLLのリファレンス・クロック・ネットワーク 2.4.1.3. FGT一次PLLのコンフィグレーション
2.4.1.2. FGTとシステムPLLのリファレンス・クロック・ネットワーク x
2.4.1.2.1. FGTリファレンス・クロック・レシーバーのアナログ・フロント・エンド
3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの実装 x
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの概要 3.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPを使用するデザイン 3.3. IPのコンフィグレーション 3.4. 信号とポートのリファレンス 3.5. PMAおよびFECモードにおけるPHY TXおよびRXデータパスのビットマッピング 3.6. クロック 3.7. カスタム拍生成ポートとロジック 3.8. リセットのアサート 3.9. ボンディングの実装 3.10. 独立したポートのコンフィグレーション 3.11. コンフィグレーション・レジスター 3.12. コンフィグレーション可能な Quartus® Prime開発ソフトウェアの設定 3.13. ハードウェア・テストに向けたF-Tile PMA/FEC Direct PHY Intel® FPGA IPのコンフィグレーション 3.14. Avalon® メモリーマップド・インターフェイスを使用してのハードウェア・コンフィグレーション
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの概要 x
3.1.1. PMA Directでサポートされるモード 3.1.2. FEC Directでサポートされるモード 3.1.3. サポートされないPMA/FECモード
3.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPを使用するデザイン x
3.2.1. IPのプリセット・パラメーターの設定
3.3. IPのコンフィグレーション x
3.3.1. データパスのオプション (全般と共通) 3.3.2. TXデータパスのオプション 3.3.3. RXデータパスのオプション 3.3.4. RS-FEC (リードソロモン前方誤り訂正) のオプション 3.3.5. Avalon® メモリーマップド・インターフェイスのオプション 3.3.6. レジスターマップのIP-XACTサポート 3.3.7. デザイン例の生成 3.3.8. アナログ・パラメーターのオプション
3.3.1. データパスのオプション (全般と共通) x
3.3.1.1. SATAモードにおけるFGT PMAのコンフィグレーション規則
3.3.2. TXデータパスのオプション x
3.3.2.1. TX PMAインターフェイスのパラメーター
3.3.3. RXデータパスのオプション x
3.3.3.1. RX FGT PMAインターフェイスのオプション
3.4. 信号とポートのリファレンス x
3.4.1. TXおよびRXのパラレルおよびシリアル・インターフェイス信号 3.4.2. TXおよびRXのリファレンス・クロックとクロック出力インターフェイス信号 3.4.3. リセット信号 3.4.4. RS-FECの信号 3.4.5. カスタム拍のコントロールおよびステータス信号 3.4.6. TX PMAのコントロール信号 3.4.7. RX PMAのステータス信号 3.4.8. TX/RXのPMAおよびコア・インターフェイスFIFOの信号 3.4.9. PMA Avalon® メモリーマップド・インターフェイスの信号 3.4.10. データパス Avalon® メモリーマップド・インターフェイスの信号
3.4.10. データパス Avalon® メモリーマップド・インターフェイスの信号 x
3.4.10.1. データパス・メモリーマップド Avalon® インターフェイスの数と各インターフェイスの追加アドレスビット
3.5. PMAおよびFECモードにおけるPHY TXおよびRXデータパスのビットマッピング x
3.5.1. パラレルデータのマッピング情報 3.5.2. さまざまなコンフィグレーションにおけるTXおよびRXのパラレル・データ・マッピング情報 3.5.3. TXパラレルデータ例: PMA幅 = 8、10、16、20、32 (X=1) 3.5.4. TXパラレルデータ例: PMA幅 = 64 (X=2) 3.5.5. TXパラレルデータ例: FEC Directモード、PMA幅 = 64 (X=2)
3.5.2. さまざまなコンフィグレーションにおけるTXおよびRXのパラレル・データ・マッピング情報 x
3.5.2.1. SATAプロトコルモードのさまざまなコンフィグレーションにおけるTXパラレル・データ・マッピング情報
3.6. クロック x
3.6.1. クロックポート 3.6.2. 推奨される tx/rx_coreclkin の接続と tx/rx_clkout2 のソース 3.6.3. tx/rx_coreclkin、tx/rx_clkout、tx/rx_clkout2 のポート幅と推奨接続 3.6.4. FGT PMAのフラクショナル・モード フラクショナル・モードでの k カウンター値の調整 3.6.5. FGT RX CDRクロック出力
3.6.5. FGT RX CDRクロック出力 x
3.6.5.1. FGT RX CDRクロック出力の動的なコンフィグレーション
3.7. カスタム拍生成ポートとロジック x
3.7.1. tx_cadence_slow_clk_locked ポートのイネーブル 3.7.2. レートマッチFIFO
3.8. リセットのアサート x
3.8.1. リセット信号の要件 3.8.2. パワー・オン・リセットの要件 3.8.3. リセット信号 - ブロックレベル 3.8.4. リセット信号 - 詳細 3.8.5. ステータス信号 - 詳細 3.8.6. ランタイムのリセットシーケンス - TX 3.8.7. ランタイムのリセットシーケンス - RX 3.8.8. ランタイムのリセットシーケンス - TX + RX 3.8.9. ランタイムのリセットシーケンス - TX (FEC使用)
3.8.8. ランタイムのリセットシーケンス - TX + RX x
3.8.8.1. ランタイムのリセットシーケンスに必要な時間の概算
3.11. コンフィグレーション・レジスター x
3.11.1. PMAおよびFEC Direct PHYソフトCSRのレジスターマップ 3.11.2. FHT PMAのレジスターマップ 3.11.3. FGT PMAのレジスターマップ 3.11.4. FECのレジスターマップ 3.11.5. レーンのオフセットアドレス 3.11.6. コンフィグレーション・レジスターへのアクセス
3.11.6. コンフィグレーション・レジスターへのアクセス x
3.11.6.1. PMAおよびFEC Direct PHYソフトCSRレジスターへのアクセス 3.11.6.2. FHT PMAレジスターへのアクセス 3.11.6.3. FGT PMAレジスターへのアクセス
3.12. コンフィグレーション可能な Quartus® Prime開発ソフトウェアの設定 x
3.12.1. FHT PMAの設定 3.12.2. FGT PMAの設定
3.13. ハードウェア・テストに向けたF-Tile PMA/FEC Direct PHY Intel® FPGA IPのコンフィグレーション x
3.13.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IP内のデバッグ・エンドポイント・インターフェイスを使用 3.13.2. JTAG to Avalon® Master Bridge Intel FPGA IPを使用
3.13.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IP内のデバッグ・エンドポイント・インターフェイスを使用 x
3.13.1.1. デバッグ・エンドポイント Avalon® インターフェイスのRTL接続例
3.13.2. JTAG to Avalon® Master Bridge Intel FPGA IPを使用 x
3.13.2.1. JTAG to Avalon® Master Bridge Intel IP の RTL接続例
3.14. Avalon® メモリーマップド・インターフェイスを使用してのハードウェア・コンフィグレーション x
3.14.1. FHT PMA 3.14.2. FGT PMA
3.14.1. FHT PMA x
3.14.1.1. ループバックのイネーブル 3.14.1.2. PRBSジェネレーターとベリファイアーのイネーブル 3.14.1.3. TXイコライザーの設定 3.14.1.4. TXのエラー挿入 3.14.1.5. RXの再コンバージェンス 3.14.1.6. 未使用レーンの保持
3.14.2. FGT PMA x
3.14.2.1. 直接レジスター方式 3.14.2.2. FGT属性アクセス方式
3.14.2.1. 直接レジスター方式 x
3.14.2.1.1. 直接レジスター方式の例
3.14.2.2. FGT属性アクセス方式 x
3.14.2.2.1. FGT属性アクセス方式の例1 3.14.2.2.2. FGT属性アクセス方式の例2 3.14.2.2.3. FGT属性アクセス方式の例3
4. F-Tile Reference and System PLL Clocks Intel® FPGA IPの実装 x
4.1. IPのパラメーター 4.2. IPのポートリスト 4.3. システムPLLのモード - システムPLLのリファレンス・クロックと出力周波数 4.4. F-Tile Reference and System PLL Clocks Intel® FPGA IP使用時のガイドライン 4.5. デバイスのコンフィグレーション時およびコンフィグレーション後に Refclk #i をアクティブにするためのガイドライン
4.5. デバイスのコンフィグレーション時およびコンフィグレーション後に Refclk #i をアクティブにするためのガイドライン x
4.5.1. システムPLLリファレンス・クロックについてのガイドライン 4.5.2. FGTリファレンス・クロックについてのガイドライン
5. FタイルPMA/FEC Direct PHYデザインの実装 x
5.1. Fタイル PMA/FEC Direct PHYデザインの実装 5.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPのインスタンス化 5.3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPでのRS-FEC Directデザインの実装 5.4. F-Tile Reference and System PLL Clocks Intel® FPGA IPのインスタンス化 5.5. カスタム拍生成ポートとロジックのイネーブル 5.6. FタイルPMA/FEC Direct PHYデザインのIPの接続 5.7. FタイルPMA/FEC Direct PHYデザインのシミュレーション 5.8. Fタイル・インターフェイスのプランニング
5.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPのインスタンス化 x
5.2.1. データパスのオプション (全般と共通) の設定 5.2.2. TXデータパスオプションの設定 5.2.3. RXデータパスオプションの設定
5.7. FタイルPMA/FEC Direct PHYデザインのシミュレーション x
5.7.1. シミュレーションにおけるPAM4エンコーディング・スキーム
5.8. Fタイル・インターフェイスのプランニング x
5.8.1. Fタイル・インターフェイス・プランナー使用例
6. サポートされるツール x
6.1. F-Tile Channel Placement Tool 6.2. F-Tile PMA and FEC Direct Port Mapping Calculator 6.3. F-Tile Clocking and Datapath Tool 6.4. F-Tile TX Equalizer Tool
7. Fタイル・トランシーバー・リンクのデバッグ x
7.1. Fタイル・トランシーバー・ツールキットのGUI 7.2. Fタイル・トランシーバー・デバッグ・フローの手順 7.3. トランシーバー・ツールキットのパラメーター設定 7.4. 一般的なエラーのトラブルシューティング 7.5. トランシーバー・ツールキットのスクリプト
7.1. Fタイル・トランシーバー・ツールキットのGUI x
7.1.1. Collectionビュー
7.2. Fタイル・トランシーバー・デバッグ・フローの手順 x
7.2.1. Fタイル・トランシーバーのデバッグを可能にするデザイン変更 7.2.2. インテルFPGAへのデザインのプログラミング 7.2.3. トランシーバー・ツールキットにデザインをロード 7.2.4. トランシーバー・リンクの作成 7.2.5. BERテストの実行 7.2.6. アイビューアーでのテストの実行 7.2.7. リンク最適化テストの実施 7.2.8. FEC統計情報の確認 7.2.9. 垂直バスタブ曲線測定 (VBCM) データ
7.5. トランシーバー・ツールキットのスクリプト x
7.5.1. サポートされるトランシーバー・ツールキットのスクリプト 7.5.2. スクリプトの変更 7.5.3. スクリプトの実行 7.5.4. Tclコンソールにおける結果の例
A. 付録 x
A.1. Fタイルの製造リビジョンとファームウェアのOPN A.2. OSC_CLK_1 QSF割り当て要件
1. Fタイルの概要
2. Fタイルのアーキテクチャー
3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの実装
4. F-Tile Reference and System PLL Clocks Intel® FPGA IPの実装
5. FタイルPMA/FEC Direct PHYデザインの実装
6. サポートされるツール
7. Fタイル・トランシーバー・リンクのデバッグ
8. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド・アーカイブ
9. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド改訂履歴
A. 付録

3.6.4. FGT PMAのフラクショナル・モード

特定のデータレートに対して、ドロップダウン・メニューでは、サポートされている整数モードのリファレンス・クロック周波数が一覧表示されます。特定のデータレートで、必要なリファレンス・クロック周波数がドロップダウンに表示されない場合は、サポートされている整数モードのリファレンス・クロック周波数の1つを選択する、もしくはフラクショナル・モードを有効にすることができます。

  • フラクショナル・モードを有効にする場合に、インテルでは、141MHzのリファレンス・クロック周波数を使用して、OTN / SDI / CPRIのすべてのレートでPLLスプリアスの距離を最大にすることを推奨しています。

  • VCO周波数 (MHz) = (M + k/2^22) * mul_div * refclk 周波数 (MHz) / N

  • 出力周波数 (MHz) = VCO周波数 (MHz) / L

    フラクショナルPLLリファレンス・クロック周波数を入力すると、IP GUIの System Messages タブにVCO、M、N、L、k、および mul_div の値が表示されます。次の図を参照してください。

  • 特定のデータレートで、ランタイムに k カウンターを動的にコンフィグレーションする必要がある場合は、フラクショナル・モードを有効にする必要があります。
図 81. System Messages タブにおけるフラクショナル・モード設定例

FGT PMAは、次のPMAモードでフラクショナル・モードをサポートします。

表 77.  FGT PMAでのフラクショナル・モードのサポート
PMAのモード フラクショナル・モードのサポート
TXシンプレックス TX FGT PLLは、TXシンプレックスでフラクショナル・モードをサポートします。有効にするには、パラメーター・エディターで、 PMA mode に TX simplex オプションを選択し、Enable TX FGT PLL fractional mode をオンにします。TX PLLフラクショナル・カウンターの値は、選択しているリファレンス・クロック周波数に対して自動的に計算されます。TXシンプレックスのフラクショナル・モードは、16個のうちの任意のFGT TX PMAに配置することができます。
注: FGT PMAは、RXシンプレックスのフラクショナル・モードをサポートしていません。
デュプレックス デュプレックスPMAモードのFGT PMAでは、フラクショナル・モードをサポートします。デュプレックスPMAモードでフラクショナル・モードを有効にするには、パラメーター・エディターで、PMA mode に Duplex オプション、Number of PMA lanes には最大 16 を選択し、Enable TX FGT PLL fractional mode オプションをオンにします。
  • Duplex フラクショナル・モードでは、各TX PLLの出力が対応するRX CDRのリファレンス・クロックとして使用されます。各TX PLLはフラクショナル・モードとしてコンフィグレーションされます。
  • RX CDRには、個別のリファレンス・クロックは必要ありません。TX PLLフラクショナル・カウンターの値、およびRX CDRリファレンス・クロック周波数は、選択しているリファレンス・クロック周波数に対して自動的に計算されます。rx_cdr_refclk_link ポートを未接続のままにすると、IPコア内部でグランドに結び付けられます。
  • デュプレックス・フラクショナル・モードは、16個のうちの任意のFGT PMAに配置することができます。
一次 PLL のコンフィグレーション 一次PLLのコンフィグレーションでフラクショナル・モードを有効にするには、パラメーター・エディターで、PMA mode に Duplex、Number of PMA lanes に 2 または 4 を選択し、Enable TX FGT PLL fractional mode および Enable TX FGT PLL cascade mode オプションをオンにします。
  • 一次PLLのコンフィグレーションでは、1つのレーンのTX PLLがフラクショナル・モードとなり、ローカルCDR、およびクアッド内の他のレーン (整数モードでコンフィグレーションされている) のTX PLLおよびRX CDRブロックのリファレンス・クロック・ソースとして機能します。
  • 一次PLLのコンフィグレーションは、PMAレーン数に6、8、12、または16を選択している場合はサポートされません。
  • 2つのPMAレーンでの一次PLLのコンフィグレーションは、レーン1を一次とし、任意のクアッドのFGT PMAレーン1および0 (同じクアッド) に配置することができます。または、レーン3を一次とし、任意のクアッドのFGT PMAレーン3および2 (同じクアッド) になります。
  • 4つのPMAレーンでの一次PLLのコンフィグレーションは、レーン3を一次とし、任意のクアッドのFGT PMAレーン3、2、1および0 (同じクアッド) に配置することができます。
  • 一次PLLのコンフィグレーションをクアッド2に配置すると、リファレンス・クロック [8] (クアッド2からアクセス可能) をRXリカバリークロックを提供する出力としてコンフィグレーションすることはできません。
  • 一次PLLのコンフィグレーションをクアッド3に配置すると、リファレンス・クロック [9] (クアッド3からアクセス可能) をRXリカバリークロックを提供する出力としてコンフィグレーションすることはできません。
注: 詳細は、F-tile Architecture User Guide で、FGT PLL Configuration を参照してください。

フラクショナル・モードでの k カウンター値の調整

1、2、または4つのPMAレーンのあるデザインの場合、FGT PMAをフラクショナル・モードにコンフィグレーションし、レートマッチングの目的で周波数とデータレートを少しずつ調整することができます。
  • PMAレーンの数が1の場合は、Enable TX FGT PLL fractional mode をオンにしてPMAリファレンス・クロック周波数を141MHzに設定し、レーンの k カウンター値を調整します。
  • PMAレーンの数が2または4の場合は、Enable TX FGT PLL fractional mode および Enable TX FGT PLL cascade mode をオンにして、PMAリファレンス・クロック周波数を141MHzに設定し、一次レーンの k カウンター値を調整します。
OTN (Optical Transport Network) と SDI (Serial Digital Interface) のジッター仕様を満たす際に、フラクション値の動的な変更には次の制限があります。
  • 最大ステップサイズ: 2.5ppm
  • ステップ間の最短時間: 1us
OTNまたはSDIのジッター仕様がデザインに適用されない場合に、ロックを失うことなくデータレートを調整する場合は、フラクション値の動的な変更に次の制限があります。
  • 最大ステップサイズ: 100ppm
  • ステップ間の最短時間: 不明
インテルでは、可能な範囲でこの期間を長くすることで、安定したパフォーマンスを得ることを推奨しています。

各 FGT PMAには、k カウンターを含む Avalon® メモリーマップド・インターフェイス・レジスターがあります。 k カウンター / 2^22 により、フィードバック・カウンターのフラクション値 K を取得します。フラクション値 K に M カウンター値を加算すると合計フィードバック・カウンターになり、k カウンターの各ビットが示すPPMが決まります。例えば、k カウンターのLSB (最下位ビット) は、PPM = (1 / 2^22) / (K+M) × (10^6) を表します。

k カウンターを変更する手順は次のとおりです。

  1. k カウンターを新しい値に変更します
  2. ストローブビットを 0 -> 1-> 0 と変化させ、k カウンターをロックします

各FGT PMAには、低速、中速、高速の3つのPLLが含まれます。FGT PMAはクアッドで構成されます。k カウンターとストローブビットの Avalon® メモリーマップド・インターフェイス・ レジスター・アドレスは、クアッド内のトランシーバーの位置と使用されるPLL (低速、中速、高速) によって決まります。詳細は、次の表のとおりです。

表 78.  FGT PMAフラクショナル・モードの k カウンターおよびストローブのレジスターアドレス
クアッド内のチャネル位置 PLL フラクショナルの k カウンターレジスター ストローブレジスター
0 低速 0x44000[30:9] 0x4400C[17]
中速 0x44100[30:9] 0x4410C[17]
高速 0x44200[30:9] 0x4420C[17]
1 低速 0x4C000[30:9] 0x4C00C[17]
中速 0x4C100[30:9] 0x4C10C[17]
高速 0x4C200[30:9] 0x4C20C[17]
2 低速 0x54000[30:9] 0x5r00C[17]
中速 0x54100[30:9] 0x5410C[17]
高速 0x54200[30:9] 0x5420C[17]
3 低速 0x5C000[30:9] 0x5C00C[17]
中速 0x5C100[30:9] 0x5C10C[17]
高速 0x5C200[30:9] 0x5C20C[17]
トランシーバーの位置と選択されているPLLは、次の図で示すように、 Quartus® Prime プロ・エディションで生成される <design_name>.syn.rpt で確認することができます。
図 82.  Quartus® Prime プロ・エディションの合成コンパイル結果例 
; z1577a_u_ux_quad_3__ux3_synth_lc_med_en         ; enable                                   ; String        ;
; z1577a_u_ux_quad_3__ux3_synth_lc_med_f_out_hz           ; 0000000001010110011011010011111010000000 ; Unsigned Binary;
; z1577a_u_ux_quad_3__ux3_synth_lc_med_f_pfd_hz           ; 0000000000000000000000000000000000000000 ; Unsigned Binary;
; z1577a_u_ux_quad_3__ux3_synth_lc_med_f_ref_hz           ; 0000000000001000110110011110111000100000 ; Unsigned Binary;
; z1577a_u_ux_quad_3__ux3_synth_lc_med_f_rx_postdiv_hz    ; 0000000000010001010010010000110010000000 ; Unsigned Binary;
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; z1577a_u_ux_quad_3__ux3_synth_lc_med_fractional_en      ; enable                                   ; String         ;
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; z1577a_u_ux_quad_3__ux3_synth_lc_med_n_counter          ; 000001                                   ; Unsigned Binary;
; z1577a_u_ux_quad_3__ux3_synth_lc_med_powerdown_mode     ; false                                    ; String         ;
; z1577a_u_ux_quad_3__ux3_synth_lc_med_primary_use        ; ux3_synth_lc_med_primary_use_disabled    ; String         ;
; z1577a_u_ux_quad_3__ux3_synth_lc_med_rx_postdiv_counter ; 00101000                                 ; Unsigned Binary;
; z1577a_u_ux_quad_3__ux3_synth_lc_med_tx_postdiv_counter ; 01100100                                 ; Unsigned Binary;
; z1577a_u_ux_quad_3__ux3_synth_lc_med_tx_postdiv_fractional_en ; disable                            ; String         ;
上のコンパイル結果例では、FGT PMAがクアッド3、チャネル3に配置され、中速PLLが使用されています。M カウンターは39 (000100111)、公称 K 値は0.057 (0000111010100111001110/2^22) です。k カウンターのLSBは6ppb (10億分の1) (1/2^22/39.057) を表します。k カウンターのレジスターアドレスは 0x5C100[30:9]、ストローブレジスターのビット・アドレスは 0x5C10C[17] です。
レベル 2 の表題