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Ixiasoft
1. Fタイルの概要
2. Fタイルのアーキテクチャー
3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの実装
4. F-Tile Reference and System PLL Clocks Intel® FPGA IPの実装
5. FタイルPMA/FEC Direct PHYデザインの実装
6. サポートされるツール
7. Fタイル・トランシーバー・リンクのデバッグ
8. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド・アーカイブ
9. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド改訂履歴
A. 付録
2.2.2.1. 400GハードIPとFHTを使用している1つの200GbE-4インターフェイスの実装
2.2.2.2. 400GハードIPとFHTを使用している1つの200GbE-2インターフェイスの実装
2.2.2.3. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスの実装
2.2.2.4. 400GハードIPとFGTを使用している1つの100GbE-4インターフェイスの実装
2.2.2.5. 200GハードIPとFGTを使用している1つの10GbE-1インターフェイスの実装
2.2.2.6. 400GハードIPとFHTを使用している3つの25GbE-1インターフェイスの実装
2.2.2.7. 400GハードIPとFHTを使用している1つの50GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装
2.2.2.8. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装
2.2.2.9. 400GハードIPとFHTを使用している2つの100GbE-1インターフェイスと1つの25GbE-1インターフェイスの実装
2.2.2.10. 400GハードIPとFHTを使用している100GbE-1、100GbE-2、および50GbE-1インターフェイスの実装
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの概要
3.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPを使用するデザイン
3.3. IPのコンフィグレーション
3.4. 信号とポートのリファレンス
3.5. PMAおよびFECモードにおけるPHY TXおよびRXデータパスのビットマッピング
3.6. クロック
3.7. カスタム拍生成ポートとロジック
3.8. リセットのアサート
3.9. ボンディングの実装
3.10. 独立したポートのコンフィグレーション
3.11. コンフィグレーション・レジスター
3.12. コンフィグレーション可能な Quartus® Prime開発ソフトウェアの設定
3.13. ハードウェア・テストに向けたF-Tile PMA/FEC Direct PHY Intel® FPGA IPのコンフィグレーション
3.14. Avalon® メモリーマップド・インターフェイスを使用してのハードウェア・コンフィグレーション
3.4.1. TXおよびRXのパラレルおよびシリアル・インターフェイス信号
3.4.2. TXおよびRXのリファレンス・クロックとクロック出力インターフェイス信号
3.4.3. リセット信号
3.4.4. RS-FECの信号
3.4.5. カスタム拍のコントロールおよびステータス信号
3.4.6. TX PMAのコントロール信号
3.4.7. RX PMAのステータス信号
3.4.8. TX/RXのPMAおよびコア・インターフェイスFIFOの信号
3.4.9. PMA Avalon® メモリーマップド・インターフェイスの信号
3.4.10. データパス Avalon® メモリーマップド・インターフェイスの信号
5.1. Fタイル PMA/FEC Direct PHYデザインの実装
5.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPのインスタンス化
5.3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPでのRS-FEC Directデザインの実装
5.4. F-Tile Reference and System PLL Clocks Intel® FPGA IPのインスタンス化
5.5. カスタム拍生成ポートとロジックのイネーブル
5.6. FタイルPMA/FEC Direct PHYデザインのIPの接続
5.7. FタイルPMA/FEC Direct PHYデザインのシミュレーション
5.8. Fタイル・インターフェイスのプランニング
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3.11.6.3. FGT PMAレジスターへのアクセス
オフセットアドレスが 0x48000 未満のFGT PMAレジスターの場合は、次のアドレスを使用する必要があります。
- レーン0のチャネルの場合: オフセットアドレス + チャネルのベースアドレス
- レーン1のチャネルの場合: オフセットアドレス + 0x8000 + チャネルのベースアドレス
- レーン2のチャネルの場合: オフセットアドレス + 0x10000 + チャネルのベースアドレス
- レーン3のチャネルの場合: オフセットアドレス + 0x18000 + チャネルのベースアドレス
注: レーン0、1、2、または3は、チャネルが配置される物理的な位置であり、各クアッド内のFGT0、FGT1、FGT2、およびFGT3に対応します。
チャネルのベースアドレスは次のとおりです。
- チャネル0、1、2、または3の場合: 0x000000
- チャネル4、5、6、または7の場合: 0x400000
- チャネル8、9、10、または11の場合: 0x800000
- チャネル12、13、14、または15の場合: 0xC00000
注: チャネル番号0から15は、PMAレーンの論理番号です。例えば、16のPMAレーンを備えるデザインには、トランシーバー信号の tx/rx_serial[15:0] が含まれます。信号 tx/rx_serial[0] はチャネル0で使用し、信号 tx/rx_serial[1] はチャネル1、信号 tx/rx_serial[7] はチャネル7で使用します (以下同様)。さらに、FGT PMAのレジスターアドレスはレーン番号とチャネル番号にのみ依存し、クアッド番号とは関係ありません。
FGT PMAレジスターへのアクセス例1
この例では、10個のPMAレーンをもつデザインのFGT PMA レジスターにアクセスする方法を示します。F-Tile PMA/FEC Direct PHY Intel® FPGA IPの配置は次のとおりです。
- チャネル0はクアッド3、レーン3に配置されます
- チャネル1はクアッド3、レーン2に配置されます
- チャネル2はクアッド3、レーン1に配置されます
- チャネル3はクアッド3、レーン0に配置されます
- チャネル4はクアッド2、レーン3に配置されます
- チャネル5はクアッド2、レーン2に配置されます
- チャネル6はクアッド2、レーン1に配置されます
- チャネル7はクアッド2、レーン0に配置されます
- チャネル8はクアッド1、レーン3に配置されます
- チャネル9はクアッド1、レーン2に配置されます
- チャネル0: 0x5f830 (0x47830 + 0x18000 + 0x000000)
- チャネル1: 0x57830 (0x47830 + 0x10000 + 0x000000)
- チャネル2: 0x4f830 (0x47830 + 0x8000 + 0x000000)
- チャネル3: 0x47830 (0x47830 + 0x000000)
- チャネル4: 0x45f830 (0x47830 + 0x18000 + 0x400000)
- チャネル5: 0x457830 (0x47830 + 0x10000 + 0x400000)
- チャネル6: 0x44f830 (0x47830 + 0x8000 + 0x400000)
- チャネル7: 0x447830 (0x47830 + 0x400000)
- チャネル8: 0x85f830 (0x47830 + 0x18000 + 0x800000)
- チャネル9: 0x857830 (0x47830 + 0x10000 + 0x800000)
オフセットアドレスが 0x9003C または 0x90040 のFGT PMAレジスターの場合は、次のアドレスを使用する必要があります。
- チャネル0、1、2、または3の場合: オフセットアドレス + 0x000000
- チャネル4、5、6、または7の場合: オフセットアドレス + 0x400000
- チャネル8、9、10、または11の場合: オフセットアドレス + 0x800000
- チャネル12、13、14、または15の場合: オフセットアドレス + 0xC00000
注: チャネル番号0から15は、PMAレーンの論理番号です。例えば、16のPMAレーンを備えるデザインには、トランシーバー信号の tx/rx_serial[15:0] が含まれます。信号 tx/rx_serial[0] はチャネル0で使用し、信号 tx/rx_serial[1] はチャネル1、信号 tx/rx_serial[7] はチャネル7 で使用します (以下同様)。
オフセットアドレスが 0x62000、0x62004、または 0x62008 のFGT PMAレジスターの場合は、次のアドレスを使用する必要があります。
- レーン0のチャネルの場合: オフセットアドレス + チャネルのベースアドレス
- レーン1のチャネルの場合: オフセットアドレス + 0x4000 + チャネルのベースアドレス
- レーン2のチャネルの場合: オフセットアドレス + 0x8000 + チャネルのベースアドレス
- レーン3のチャネルの場合: オフセットアドレス + 0xC000 + チャネルのベースアドレス
- チャネル0、1、2、または3の場合: 0x000000
- チャネル4、5、6、または7の場合: 0x400000
- チャネル8、9、10、または11の場合: 0x800000
- チャネル12、13、14、または15の場合: 0xC00000
オフセットアドレスが 0xF0000 より大きく、0xFFFFC より小さいFGT PMAレジスターの場合は、F-Tile PMA/FEC Direct PHY Intel® FPGA IPレジスターマップに示されているオフセットアドレスを直接使用する必要があります。
オフセットアドレスが 0xFFFFC のFGT PMAレジスターの場合は、次のアドレスを使用する必要があります。
- チャネル0の場合: 0xFFFFC
- チャネル1の場合: 0x1FFFFC
- チャネル2の場合: 0x2FFFFC
- チャネル3の場合: 0x3FFFFC
- チャネル4の場合: 0x4FFFFC
- チャネル5の場合: 0x5FFFFC
- チャネル6の場合: 0x6FFFFC
- チャネル7の場合: 0x7FFFFC
- チャネル8の場合: 0x8FFFFC
- チャネル9の場合: 0x9FFFFC
- チャネル10の場合: 0xAFFFFC
- チャネル11の場合: 0xBFFFFC
- チャネル12の場合: 0xCFFFFC
- チャネル13の場合: 0xDFFFFC
- チャネル14の場合: 0xEFFFFC
- チャネル15の場合: 0xFFFFFC